數(shù)字電子技術(shù) 組合邏輯電路 數(shù)值比較器和加法器

4.3.5數(shù)值比較器4.3.6加法器第3章:組合邏輯電路第4章組合邏輯電路4.3常用中規(guī)模組合邏輯器件及應(yīng)用4.4組合邏輯電路的競爭與冒險4.3.5數(shù)值比較器（DigitalComparator）一、1位數(shù)值比較器00011011010001100010真值表函數(shù)式邏輯圖—用與非門和非門實現(xiàn)AiBiLiGiMiLi(A>B)Gi(A=B)Mi(A<B)=Ai⊙Bi1位比較器AiBiAi&1&1&BiMiGiLi二、4位數(shù)值比較器A=A3A2A1A0A>BL=1A=BM=1A<BG=1真值表比較輸入輸出A3

B3A2

B2A1

B1A0B0

LGM>100=>100==>100===>100====010<001=<001==<001===<001B=B3B2B1B0LGM4位數(shù)值比較器A3B3A2B2

A1B1A0B0&&1&1&&1&1&&1&1&≥1

≥1&1&1&≥1

≥1

MLGA2A1B3A3B2B1B0≥1

A0G=(A3⊙B3)(A2⊙B2)(A1⊙B1)(A0⊙B0)4位數(shù)值比較器M=A3B3+(A3⊙B3)A2B2+(A3⊙B3)(A2⊙B2)A1B1+

(A3⊙B3)(A2⊙B2)(A1⊙B1)A0B0L=M+G1位數(shù)值比較器AiMiBiAi⊙BiAiBiLiGiAiBi&1&1&比較輸入級聯(lián)輸入輸出A3B3A2B2A1B1A0B0A<BA=BA>BFA<BFA=BFA>B>001=>001==>001===>001====001001====010010====100100<100=<1004位集成數(shù)值比較器74LS85的真值表級聯(lián)輸入：供擴展使用，一般接低位芯片的比較輸出，即接低位芯片的FA<B、FA=B、FA>B。三、集成數(shù)值比較器串聯(lián)擴展：級聯(lián)輸入集成數(shù)值比較器

74LS85(TTL)兩片4位數(shù)值比較器74LS85

A<BA=BA>B74LS85

A<BA=BA>BVCCA3

B2

A2

A1

B1

A0

B0B3

A<BA=BA>B

FA>BFA=BFA<B地12345678161514131211109748574LS851→8位數(shù)值比較器低位比較結(jié)果高位比較結(jié)果

FA<B

FA=B

FA>B

FA<B

FA=BFA>BB7

A7

B6

A6

B5

A5

B4

A4B3

A3

B2

A2

B1

A1

B0

A0比較輸出并聯(lián)擴展：當比較的位數(shù)較多，且速度要求較快時，可以采用并聯(lián)方式擴展。4.3.6加法器一、半加器和全加器邏輯圖曾用符號國標符號1、半加器（HalfAdder）Si&AiBi=1CiΣCOSiAiBiCiHASiAiBiCi函數(shù)式2.全加器（FullAdder）函數(shù)式邏輯圖國標符號二、加法器（Adder）實現(xiàn)多位二進制數(shù)相加的電路1.4位串行進位加法器特點：電路簡單，連接方便速度低=4tpdtpd

—1位全加器的平均傳輸延遲時間C0S0B0A0C0-1COSCIC1S1B1A1COSCIC2S2B2A2COSCIC3S3B3A3COSCI2.超前進位加法器作加法運算時，總進位信號由輸入二進制數(shù)直接產(chǎn)生。即:設(shè)法將低位進位輸入信號Ci經(jīng)判斷直接送到輸出端。…特點優(yōu)點：速度快缺點：電路比較復雜超前進位電路ΣS3ΣS2ΣS1ΣS0C3A3B3A2B2A1B1A0B0C0-1CICICICI…C0C1C2集成芯片CMOS：CC4008TTL：7428374LS2833.集成超前進位全加器——74LS28374LS283A1B1CIA2A3A4B2B3B4F1F2F3F4CO應(yīng)用舉例8421BCD碼→余3碼74LS283A1B1CIA2A3A4B2B3B4F1F2F3F4COABCD1Y0Y1Y2Y3應(yīng)用舉例余3碼→8421BCD碼

4.4組合邏輯電路中的競爭冒險4.4.1競爭冒險的概念及其產(chǎn)生原因一、競爭冒險的概念當某一輸入變量發(fā)生變化時，由于傳輸路徑不同，到達電路中某一個門的輸入端的時間有先有后，這種時差現(xiàn)象稱為競爭。由于競爭而使電路輸出端產(chǎn)生尖峰脈沖的現(xiàn)象稱為冒險。二、產(chǎn)生競爭冒險的原因&ABY0110ABY信號A、B不可能突變，需要經(jīng)歷一段極短的過渡時間。而門電路的傳輸時間也各不相同，故當A、B同時改變狀態(tài)時可能在輸出端產(chǎn)生虛假信號。電路舉例&Y3&Y1&Y2&Y0A1B1—2位二進制譯碼器假設(shè)信號A、B的變化規(guī)律如表中所示A

B000110111110010010000001產(chǎn)生干擾脈沖的時間：4.4.2競爭冒險的識別方法代數(shù)法：卡諾圖法：如函數(shù)卡諾圖上為簡化作的圈相切，且相切處又無其他圈包含，則可能有險象。如圖所示電路的卡諾圖兩圈相切，故有險象?！?AFf1f2&&B&CCABC000111100100111100兩圈相切有險象輸出函數(shù)在一定的條件下能出現(xiàn)Y=A+A或Y=A·A的形式。&Y3&Y1&Y2&Y0A1B1AB一、引入選通脈沖P2P24.4.3消除競爭冒險的方法&Y3&Y1&Y2&Y0A1B1AB存在的問題：二、接入濾波電容CfCf輸出波形的邊沿變壞。三、修改邏輯設(shè)計增加冗余項即：在相切而不相交的卡諾圈處增加多余圈&&&&ABCAG1G2