第二章邏輯門(mén)電路

第二章

邏輯門(mén)電路電子技術(shù)數(shù)字電路部分第2章邏輯門(mén)電路2.3TTL集成邏輯門(mén)電路2.4CMOS集成邏輯門(mén)電路2.2基本邏輯門(mén)電路2.1邏輯約定與邏輯電平

學(xué)習(xí)要點(diǎn)邏輯門(mén)電路的構(gòu)成TTL集成邏輯門(mén)電路功能及特點(diǎn)CMOS集成邏輯門(mén)電路功能及特點(diǎn)邏輯電路使用過(guò)程中的注意問(wèn)題邏輯門(mén)電路--由具體器件構(gòu)成能夠?qū)崿F(xiàn)基本和常用邏輯關(guān)系的電子線(xiàn)路，簡(jiǎn)稱(chēng)門(mén)電路。

是實(shí)現(xiàn)邏輯功能的基本單元。

數(shù)字集成電路①一種是由三極管組成的雙極型集成電路，例如晶體管-晶體管邏輯電路（簡(jiǎn)稱(chēng)TTL）和射極耦合邏輯電路（簡(jiǎn)稱(chēng)ECL電路）。②一種是由MOS管組成的單極型集成電路，例如N-MOS邏輯電路和互補(bǔ)MOS（簡(jiǎn)稱(chēng)COMS）邏輯電路。

2.1邏輯約定與邏輯電平1.邏輯約定正邏輯：用高電平表示邏輯“1”，低電平表示邏輯“0”負(fù)邏輯：用低電平表示邏輯“1”，高電平表示邏輯“0”

通常在沒(méi)有特殊注明的情況下我們均采用正邏輯2.邏輯電平

在研究邏輯電路時(shí)，只有能確定高、低電平就可以確定邏輯狀態(tài)了，所以高、低電平可以不再是精確的某一個(gè)數(shù)值，而是可在一定范圍內(nèi)取值的邏輯電平。100100正邏輯負(fù)邏輯2.2.1二極管門(mén)電路（1）二極管的開(kāi)關(guān)特性二極管當(dāng)作開(kāi)關(guān)來(lái)使用正是利用了二極管的單向?qū)щ娦浴?/p>

2.2分立元件門(mén)電路門(mén)限電壓：硅材料為0.6-0.7V鍺材料為0.2-0.3V當(dāng)外加正向電壓大于死區(qū)電壓時(shí)，二極管呈現(xiàn)很小的電阻處于導(dǎo)通狀態(tài)，相當(dāng)于開(kāi)關(guān)閉合，一般硅管的正向?qū)▔航礥D約為0.6~0.7V，鍺管約為0.2~0.3V。

伏安特性曲線(xiàn)普通二極管反向擊穿后，將失去單向?qū)щ娦?。注意：RS3V0VSRRD3V0V①導(dǎo)通②截止相當(dāng)于開(kāi)關(guān)閉合相當(dāng)于開(kāi)關(guān)斷開(kāi)（2）.三極管的開(kāi)關(guān)特性輸出回路輸入回路3V0VuO0uOUCC+UCCuiRBRCuOTuO+UCCRCECuO+UCCRCEC3V0VCE②截止①飽和CBE“C~E”間相當(dāng)于開(kāi)關(guān)閉合“C~E”間相當(dāng)于開(kāi)關(guān)斷開(kāi)CBE等效電路二極管與門(mén)

（1）電路（3）與門(mén)邏輯功能：0V0V0V3V0V+UCC5VRDADCABYDBC0V0V有0出0，全1出1事件：輸出高電平。發(fā)生為“1”不發(fā)生為“0”條件：輸入高電平。滿(mǎn)足，為“1”不滿(mǎn)足，為“0”UAUBUYABY（2）邏輯狀態(tài)表規(guī)定：高電平用“1”表示低電平用“0”表示（4）邏輯表達(dá)式：（5）工作波形：0V0V0V3V3V0V3V3V-UCC-5VRDADCABYDBCABY000011101111UAUBUY規(guī)定：高電平用“1”表示低電平用“0”表示（2）邏輯狀態(tài)表事件：輸出高電平。發(fā)生為“1”不發(fā)生為“0”條件：輸入高電平。滿(mǎn)足，為“1”不滿(mǎn)足，為“0”（3）或門(mén)邏輯功能：有1出1，全0出0（4）邏輯表達(dá)式：Y=A+B（5）工作波形圖：（6）邏輯符號(hào)：AYB>12.二極管或門(mén)(1)電路3V3V3V邏輯符號(hào)或門(mén)邏輯真值表ABF0（0V）0（0V）0（0V）0（0V）1（3V）1（3V）1（3V）0（0V）1（3V）1（3V）1（3V）1（3V）電路波形圖

邏輯表達(dá)式F=A+B邏輯真值表

AF0（0V）1（12V）1（3V）0（0.3V）電路波形圖

數(shù)字電路邏輯符號(hào)中，若在輸入端加小圓圈，表示輸入低電平信號(hào)有效。若在輸出端加小圓圈，表示輸出信號(hào)取反。2.2.2三極管非門(mén)電路UA=0VT截止?fàn)顟B(tài)UA=3VT飽和狀態(tài)邏輯關(guān)系F=A真值表

ABF0010111011102.2.3組合邏輯門(mén)電路與非門(mén)邏輯關(guān)系F=AB三極管非門(mén)二極管與門(mén)2.或非門(mén)真值表

ABF001010100110邏輯關(guān)系F=A+B≥1ABF3.與或非門(mén)ABFCD&≥1邏輯關(guān)系F=AB+CD4.異或門(mén)邏輯關(guān)系F=AB+AB=A+B=1ABF真值表

ABF000011101110A、B不同時(shí)F有輸出5.同或門(mén)邏輯關(guān)系F=AB+AB=A·B=1ABF真值表

ABF001010100111A、B相同時(shí)F有輸出“同或”門(mén)其實(shí)是“異或”門(mén)的邏輯非2.3TTL集成邏輯門(mén)電路

2.3.1TTL與非門(mén)電路2.3.2TTL集電極開(kāi)路門(mén)和三態(tài)門(mén)電路2.3.3TTL集成電路的特性與參數(shù)2.3.1TTL與非門(mén)電路輸入級(jí)和輸出級(jí)均采用晶體三極管，稱(chēng)為晶體三極管-晶體三極管邏輯電路，簡(jiǎn)稱(chēng)TTL電路。電路結(jié)構(gòu)（1）輸入級(jí)對(duì)輸入變量實(shí)現(xiàn)“與”運(yùn)算，輸入級(jí)相當(dāng)于一個(gè)與門(mén)。（2）中間級(jí)實(shí)現(xiàn)放大和倒相功能。向后級(jí)提供兩個(gè)相位相反的信號(hào)，分別驅(qū)動(dòng)T3、T4管。（3）輸出級(jí)減小電路的輸出電阻，提高輸出帶負(fù)載能力和抗干擾能力。T3和T4管總處于一管導(dǎo)通而另一管截止的工作狀態(tài)。2.工作原理兩個(gè)發(fā)射結(jié)相當(dāng)于與門(mén)的兩個(gè)輸入的二極管，完成“與”的功能當(dāng)輸入全為高電平，UA=UB=3.6V，T1的兩個(gè)發(fā)射結(jié)都反偏，集電結(jié)正偏。T2和T4飽和導(dǎo)通。T3和D3都截止，輸出低電平。

當(dāng)輸入中至少有一個(gè)為低電平時(shí)，T1的兩個(gè)發(fā)射結(jié)必然有一個(gè)導(dǎo)通，T2和T4均截止，而此時(shí)T3和D3導(dǎo)通，輸出高電平。即輸入輸出之間實(shí)現(xiàn)了“與非”的邏輯關(guān)系。輸入輸出UA/VUB/VUY/V0.333.630.33.6330.3輸入輸出ABY001011101110TTL與非門(mén)電路的電平關(guān)系表與非門(mén)真值表Y=A·B邏輯表達(dá)式2.3.2TTL集電極開(kāi)路門(mén)和三態(tài)門(mén)電路TTL集電極開(kāi)路門(mén)電路（OC門(mén)）“線(xiàn)與”

--將兩個(gè)以上門(mén)電路的輸出端直接并聯(lián)以實(shí)現(xiàn)“與”邏輯的功能。如圖，低阻通路產(chǎn)生很大電流，可能燒壞器件，且無(wú)法確定輸出是高電平還是低電平。OC門(mén)的輸出級(jí)三極管T4集電極懸空，即輸出管T4集電極開(kāi)路，故稱(chēng)為集電極開(kāi)路門(mén)。使用時(shí)需要外接負(fù)載電阻RL（或稱(chēng)上拉電阻）及電源。邏輯符號(hào)如右圖所示，OC門(mén)使用比較靈活，可將幾個(gè)OC門(mén)的輸出端連在一條輸出總線(xiàn)上，外接一個(gè)公共電阻RL，只要一個(gè)輸出門(mén)為“0”，F(xiàn)即為“0”只有輸出門(mén)全為“1”時(shí)，F(xiàn)為“1”，完成“與”功能OC門(mén)主要應(yīng)用于實(shí)現(xiàn)線(xiàn)與、電平轉(zhuǎn)換以及用做驅(qū)動(dòng)顯示。將若干個(gè)OC門(mén)輸出端連接在一起再接一個(gè)上拉電阻和電源，即可構(gòu)成各輸出變量間的“與”邏輯--“線(xiàn)與”。OC門(mén)實(shí)現(xiàn)電平轉(zhuǎn)換

OC門(mén)驅(qū)動(dòng)發(fā)光二極管

2.三態(tài)與非門(mén)輸出當(dāng)使能輸入端EN＝1時(shí)，門(mén)電路相當(dāng)于二輸入端的與非門(mén)；當(dāng)使能輸入端EN=0時(shí)，從輸出端看進(jìn)去，對(duì)地和電源都相當(dāng)于開(kāi)路，呈現(xiàn)高阻抗（Z狀態(tài)）。高阻態(tài)并無(wú)邏輯值，僅表示電路與其他電路無(wú)關(guān)聯(lián)，所以三態(tài)電路仍是二值邏輯電路。低電平有效三態(tài)與非門(mén)

由于該電路有高電平、低電平和高阻態(tài)三種狀態(tài)，所以稱(chēng)之為三態(tài)門(mén)。高電平有效的三態(tài)與非門(mén)電路真值表

ENABF10011011110111100××高阻電壓傳輸特性是指輸出電壓隨輸入電壓變化的關(guān)系曲線(xiàn)，即AB--截止區(qū)--線(xiàn)性區(qū)--飽和區(qū)BCCDUIHUoHUol0ui/vUIl0.51.01.52.00.31.02.03.03.6uo/vABCD2.3.2TTL門(mén)的電路特性與參數(shù)1.TTL門(mén)的電壓傳輸特性2.主要參數(shù)（1）電源電壓、輸入和輸出的高、低電平。

輸入低電平值UIL（max）輸入高電平值UIH（min）輸出低電平值UOL（max）輸出高電平值UOH（min）=3.6V(2.7v)（2）開(kāi)門(mén)電平UON和關(guān)門(mén)電平UOFF。保證輸出電壓為額定低電平時(shí)，所允許的最小輸入高電平，即只有當(dāng)時(shí)，輸出才是低電平。保證輸出電壓為額定高電平時(shí)，所允許的最大輸入低電平，即只有當(dāng)時(shí)，輸出才是低電平。電源電壓VCC=5V±5%=0.3V(0.5v)=3.6V(2v)=0.3V(0.8v)（3）閾值電壓UTH。電壓傳輸特性曲線(xiàn)轉(zhuǎn)折區(qū)的中點(diǎn)所對(duì)應(yīng)的輸入電壓值--使輸出發(fā)生高低電平轉(zhuǎn)換的輸入電壓值，也稱(chēng)門(mén)檻電壓。TTL與非門(mén)的閾值電壓UTH=1.4V左右。（4）噪聲容限。保證電路正常輸出的前提下，輸入電平允許波動(dòng)的最大范圍。輸入高電平噪聲容限UNH：輸入高電平時(shí)，保證TTL電路仍可正常輸出的最大允許負(fù)向干擾電壓。UNH＝UOH（min）—UIH（min）

顯然，輸入低電平噪聲容限UNL：

輸入低電平時(shí)，保證TTL電路仍可正常輸出的最大允許正向干擾電壓。UNL＝UIL（max）—UOL（max）

噪聲容限越大，集成門(mén)電路的抗干擾能力越強(qiáng)。輸入噪聲容限示意圖（5）傳輸延遲時(shí)間tpd

。

電路在動(dòng)態(tài)脈沖信號(hào)作用下，輸出脈沖相對(duì)于輸入脈沖延遲了多長(zhǎng)時(shí)間。tPHL

--輸出電壓由高變低，輸出脈沖的延遲時(shí)間；tPLH

--輸出電壓由低變高，輸出脈沖的延遲時(shí)間。這兩個(gè)延遲時(shí)間的平均值稱(chēng)為平均傳輸延遲時(shí)間tpd。TTL門(mén)電路的平均傳輸延遲時(shí)間tpd一般在20nS左右。（6）扇入扇出數(shù)。

扇入數(shù)：

--門(mén)電路輸入端的個(gè)數(shù)，用NI表示。對(duì)于一個(gè)2輸入的“或非”門(mén)，其扇入數(shù)NI＝2。扇出數(shù)：

--門(mén)電路在正常工作時(shí)，所能帶同類(lèi)門(mén)電路的最大數(shù)目，它表示帶負(fù)載能力。拉電流負(fù)載：（存在高電平下限值）。（7）灌電流負(fù)載：（低電平存在上限值）通常邏輯器件扇出數(shù)須通過(guò)計(jì)算或?qū)嶒?yàn)的方法求得。若NOL≠NOH，一般取兩者中的最小值。為了能夠保證數(shù)字電路或系統(tǒng)能正常工作，在設(shè)計(jì)時(shí)還需要注意要留有一定的余地。1.常用TTL與非門(mén)集成芯片74LS00——4-2輸入與非門(mén)74LS04——6反相器74U20——2-4輸入與非門(mén)74LS08——4-2輸入與門(mén)74LS02——4-2輸人或非門(mén)74LS86——異或門(mén)74LS00引腳圖和邏輯符號(hào)

2.3.4TTL電路使用常識(shí)例如圖所示電路，已知74LS00門(mén)電路參數(shù)為：IOH/IOL=1.0mA/-20mA,IIH/IIL=50μA/-1.43mA求門(mén)GP的扇出數(shù)是多少？解：門(mén)GP輸出低電平時(shí)，設(shè)可帶門(mén)數(shù)為NL：

門(mén)GP輸出高電平時(shí)，設(shè)可帶門(mén)數(shù)為NH：

取最小值，扇出系=141）與非門(mén)。2.TTL門(mén)電路無(wú)輸入端的處理。＆1ABY。ABYa.無(wú)用端接1，即可接+5V電源b.與有用端并聯(lián)＆2）或非門(mén)a.無(wú)用端接0，即地b.與有用端并聯(lián)2.4CMOS邏輯門(mén)電路2.4.1COMS反相器（1）結(jié)構(gòu)TN管為工作管，N溝道MOS增強(qiáng)型場(chǎng)效應(yīng)管，開(kāi)啟電壓UTN。TP管為負(fù)載管（作漏極負(fù)載Rd），P溝道MOS增強(qiáng)型場(chǎng)效應(yīng)管，開(kāi)啟電壓UTP。柵極g接在一起，作為輸入端；漏極d接在一起，作為輸出端。

電源UDD須大于兩只MOS管的開(kāi)啟電壓的絕對(duì)值之和即UDD>UTN+∣UTP∣

（2）工作原理。當(dāng)輸入電壓為低電平“0”時(shí)，工作管TN因其UGS小于開(kāi)啟電壓UTN而截止，負(fù)載管TP因其UGS小于開(kāi)啟電壓UTP而導(dǎo)通。工作管TN截止，漏極電流近似為零，輸出電壓為高電平“1”。

當(dāng)輸入電壓為高電平“1”時(shí)，工作管TN因其UGS大于開(kāi)啟電壓UTN而導(dǎo)通，負(fù)載管TP因其UGS大于開(kāi)啟電壓UTP而截止，輸出電壓為低電平“0”。即電路實(shí)現(xiàn)反相器功能，工作管TN和負(fù)載管TP總是工作在互補(bǔ)的開(kāi)關(guān)工作狀態(tài)，即TN

和TP的工作狀態(tài)互補(bǔ)，所以CMOS電路稱(chēng)為互補(bǔ)型MOS電路。2.4.2COMS與非門(mén)和或非門(mén)1.COMS與非門(mén)Y=AB2.COMS或非門(mén)Y=A+B當(dāng)輸入信號(hào)為0時(shí)，與之相連的N溝道MOS管截止，P溝道MOS管導(dǎo)通；反之則N溝道MOS管導(dǎo)通，P溝道MOS管截止。2.4.3CMOS傳輸門(mén)和模擬開(kāi)關(guān)又稱(chēng)模擬開(kāi)關(guān)，既可以傳輸數(shù)字信號(hào)，也可以傳輸模擬信號(hào)。TP圖3-5-10

CMOS傳輸門(mén)及其邏輯符號(hào)VDDCCvO/vIvI/vOvO/vIvI/vOCCTGCvO/vIvI/vOCTN2.4.3

CMOS傳輸門(mén)和模擬開(kāi)關(guān)

CMOS傳輸門(mén)是由P溝道和N溝道增強(qiáng)型MOS管并聯(lián)互補(bǔ)組成。當(dāng)C=0V，C=VDD時(shí)，兩個(gè)MOS管都截止。輸出和輸入之間呈現(xiàn)高阻抗，傳輸門(mén)截止。當(dāng)C=VDD，C=0V時(shí)，總有一個(gè)MOS管導(dǎo)通，使輸出和輸入之間呈低阻抗，傳輸門(mén)導(dǎo)通。1.CMOS傳輸門(mén)RON小于1kΩ，典型值為80Ω，漏極和源極之間相當(dāng)于短路，輸出等于輸入。即C=1時(shí)，傳輸門(mén)打開(kāi)C=0時(shí)，傳輸門(mén)關(guān)閉，輸入和輸出之間呈現(xiàn)出高阻抗?fàn)顟B(tài)，不能進(jìn)行信號(hào)傳輸。

C=1時(shí)，在整個(gè)輸入電壓范圍-5V~+5V內(nèi)，至少有一個(gè)場(chǎng)效應(yīng)管導(dǎo)通。場(chǎng)效應(yīng)管導(dǎo)通，漏源間的溝道導(dǎo)通電阻

2.CMOS傳輸門(mén)工作原理3.CMOS模擬開(kāi)關(guān)2.4.4

CMOS電路特性及使用常識(shí)

CMOS電路以其低功耗、高抗干擾能力等優(yōu)點(diǎn)得到廣泛的應(yīng)用。其工作速度已與TTL電路不相上下，而在低功耗方面遠(yuǎn)遠(yuǎn)優(yōu)于TTL電路。目前國(guó)產(chǎn)CMOS邏輯門(mén)有CC4000系列和高速54HC/74HC系列，主要性能比較如下：253最高工作頻率/MHz692~654HC/74HC系列80903~18CC4000系列邊沿時(shí)間/ns傳輸延遲/ns電源電壓/V系列表3-5-2

CMOS門(mén)性能比較1.CMOS電路特性

(1)輸入電路的靜電防護(hù)

措施：運(yùn)輸時(shí)最好使用金屬屏蔽層作為包裝材料；組裝、調(diào)試時(shí)，儀器儀表、工作臺(tái)面及烙鐵等均應(yīng)有良好接地；不使用的多余輸入端不能懸空，以免拾取脈沖干擾。

(2)輸入端加過(guò)流保護(hù)

措施：在可能出現(xiàn)大輸入電流的場(chǎng)合必須加過(guò)流保護(hù)措施。如在輸入端接有低電阻信號(hào)源時(shí)、在長(zhǎng)線(xiàn)接到輸入端時(shí)、在輸入端接有大電容時(shí)等，均應(yīng)在輸入端接入保護(hù)電阻RP。2.CMOS電路使用常識(shí)

(3)防止CMOS器件產(chǎn)生鎖定效應(yīng)

措施：在輸入端和輸出端設(shè)置鉗位電路；在電源輸入端加去耦電路，在VDD輸入端與電源之間加限流電路，防止VDD端出現(xiàn)瞬態(tài)高壓；在vI輸入端與電源之間加限流電阻，使得即使發(fā)生了鎖定效應(yīng)，也能使T1、T