實驗六自選內(nèi)容

實驗要求：LPM定制方法實現(xiàn)。信號數(shù)字值存儲在ROM中，可以是64個或128個，位長8位。產(chǎn)生的信號可以是正弦波或方波、三角波、鋸齒波等，自選。用SignalTap邏輯分析。實驗六（一）信號發(fā)生器1.LPM模塊應用設計原理

正弦信號發(fā)生器結構框圖

f=f0/64舉例：正弦信號發(fā)生器2.定制LPM_ROM初始化數(shù)據(jù)文件

建立.mif格式文件

WIDTH=8;DEPTH=64;ADDRESS_RADIX=HEX;DATA_RADIX=HEX;CONTENTBEGIN0:FF;1:FE;2:FC;3:F9;4:F5;…（數(shù)據(jù)略去）3D:FC;3E:FE;3F:FF;END;

#include<stdio.h>#include"math.h"main(){inti;floats;for(i=0;i<1024;i++){s=sin(atan(1)*8*i/1024);printf("%d:%d;\n",i,(int)((s+1)*1023/2));}}把上述程序編譯成程序后，可在DOS命令行下執(zhí)行命令：romgen>sin_rom.mif;建立.hex格式文件

將波形數(shù)據(jù)填入mif文件表中

ASM格式建hex文件

3.定制LPM_ROM元件

定制新的宏功能塊

LPM宏功能塊設定

選擇data_rom模塊數(shù)據(jù)線和地址線寬度

選擇地址鎖存信號inclock調(diào)入ROM初始化數(shù)據(jù)文件并選擇在系統(tǒng)讀寫功能

LPM_ROM設計完成

修改后的用于例化的波形數(shù)據(jù)ROM文件：data_rom.vhdLIBRARYieee;USEieee.std_logic_1164.all;LIBRARYaltera_mf;USEaltera_mf.altera_mf_components.all;--使用宏功能庫中的所有元件ENTITYdata_romIS PORT(address :INSTD_LOGIC_VECTOR(5DOWNTO0); inclock :INSTD_LOGIC; q :OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDdata_rom;ARCHITECTURESYNOFdata_romIS SIGNALsub_wire0 :STD_LOGIC_VECTOR(7DOWNTO0); COMPONENTaltsyncram--例化altsyncram元件，調(diào)用了LPM模塊altsyncram GENERIC(--參數(shù)傳遞語句 intended_device_family :STRING;--類屬參量數(shù)據(jù)類型定義 width_a :NATURAL; widthad_a :NATURAL; numwords_a :NATURAL; operation_mode :STRING; outdata_reg_a :STRING; address_aclr_a :STRING; outdata_aclr_a :STRING; width_byteena_a :NATURAL; init_file :STRING; lpm_hint :STRING; lpm_type :STRING ); PORT( clock0 :INSTD_LOGIC;--altsyncram元件接口聲明 address_a :INSTD_LOGIC_VECTOR(5DOWNTO0); q_a :OUTSTD_LOGIC_VECTOR(7DOWNTO0)); ENDCOMPONENT;KX康芯科技接下頁BEGIN q<=sub_wire0(7DOWNTO0); altsyncram_component:altsyncram GENERICMAP(intended_device_family=>"Cyclone",--參數(shù)傳遞映射 width_a=>8,--數(shù)據(jù)線寬度8 widthad_a=>6,--地址線寬度6 numwords_a=>64,--數(shù)據(jù)數(shù)量64 operation_mode=>"ROM",--LPM模式ROM outdata_reg_a=>"UNREGISTERED",--輸出無鎖存 address_aclr_a=>"NONE",--無異步地址清0 outdata_aclr_a=>"NONE",--無輸出鎖存異步清0 width_byteena_a=>1,--byteena_a輸入口寬度1 init_file=>"./dataHEX/SDATA.hex",--ROM初始化數(shù)據(jù)文件，此處已修改過 lpm_hint=>"ENABLE_RUNTIME_MOD=YES,INSTANCE_NAME=NONE", lpm_type=>"altsyncram")--LPM類型 PORTMAP(clock0=>inclock,address_a=>address,q_a=>sub_wire0);ENDSYN;KX康芯科技4.正弦信號發(fā)生器頂層設計

LIBRARYIEEE;--正弦信號發(fā)生器源文件USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYSINGTISPORT(CLK:INSTD_LOGIC;--信號源時鐘DOUT:OUTSTD_LOGIC_VECTOR(7DOWNTO0));--8位波形數(shù)據(jù)輸出END;ARCHITECTUREDACCOFSINGTISCOMPONENTdata_rom--調(diào)用波形數(shù)據(jù)存儲器LPM_ROM文件：data_rom.vhd聲明PORT(address:INSTD_LOGIC_VECTOR(5DOWNTO0);--6位地址信號 inclock:INSTD_LOGIC;--地址鎖存時鐘 q:OUTSTD_LOGIC_VECTOR(7DOWNTO0) );ENDCOMPONENT;SIGNALQ1:STD_LOGIC_VECTOR(5DOWNTO0);--設定內(nèi)部節(jié)點作為地址計數(shù)器BEGINPROCESS(CLK)--LPM_ROM地址發(fā)生器進程BEGINIFCLK'EVENTANDCLK='1'THENQ1<=Q1+1;--Q1作為地址發(fā)生器計數(shù)器ENDIF;ENDPROCESS;u1:data_romPORTMAP(address=>Q1,q=>DOUT,inclock=>CLK);--例化END;仿真波形輸出

嵌入式邏輯分析儀獲得的波形

采用流水線技術完成高速數(shù)字相關器設計。具體要求如下：輸入為兩路16位串行序列；先設計并行16位數(shù)字相關器，估計最大延時，并計算可能運行的最高頻率；使用流水線技術在1位數(shù)字相關器的輸入、輸出及每一級組合邏輯的結果處加入流水線寄存器，改善其運行速度，估計最大延時，并計算可能運行的最高頻率；實驗六（二）數(shù)字相關器速度優(yōu)化方法1.流水線設計

圖9-5未使用流水線

圖9-6使用流水線圖9-7流水線工作圖示

LIBRARYieee;USEieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;ENTITYadder4ISPORT(clk:instd_logic;a0,a1,a2,a3:instd_logic_vector(7downto0);yout:outstd_logic_vector(9downto0));ENDadder4;ARCHITECTUREnormal_archOFadder4ISsignalt0,t1,t2,t3:std_logic_vector(7downto0);signaladdtmp0,addtmp1:std_logic_vector(8downto0);BEGINprocess(clk)beginif(clk'eventandclk='1')thent0<=a0;t1<=a1;t2<=a2;t3<=a3;endif;endprocess;addtmp0<='0'&t0+t1;addtmp1<='0'&t2+t3;process(clk)beginif(clk'eventandclk='1')thenyout<='0'&addtmp0+addtmp1;endif;endprocess;ENDnormal_arch;KX康芯科技圖9-8不合理的結構

LIBRARYieee;USEieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;ENTITYpipeaddISPORT(clk:instd_logic;a0,a1,a2,a3:instd_logic_vector(7downto0);yout:outstd_logic_vector(9downto0));ENDpipeadd;ARCHITECTUREpipelining_archOFpipeaddISsignalt0,t1,t2,t3:std_logic_vector(7downto0);signaladdtmp0,addtmp1:std_logic_vector(8downto0);BEGINprocess(clk)beginif(clk'eventandclk='1')thent0<=a0;t1<=a1;t2<=a2;t3<=a3;endif;endprocess;process(clk)beginif(clk'eventandclk='1')thenaddtmp0<='0'&t0+t1;addtmp1<='0'&t2+t3;yout<='0'&addtmp0+addtmp1;endif;endprocess;ENDpipelining_arch;

KX康芯科技2.寄存器配平

圖9-9寄存器配平的結構

3.關鍵路徑法

圖9-10關鍵路徑示意

優(yōu)化設置與時序分析1.Settings設置

1.修改工程設置。2.指定HDL設置。3.指定時序設置。4.指定編譯器設置。5.指定仿真器設置。6.指定軟件構建設置。7.指定HardCopy時序設置。2.Analysis&Synthesis的優(yōu)化設置

進行WYSIWYG(所見即所得類型)基本單元再綜合。

進行邏輯門級寄存器重新設置。Tsu/Tco和Fmax之間進行折中取舍。

3.適配器Fitter設置

圖9-11適配器Fitter設置

4.增量布局布線控制設置

圖9-12反標設置

5.使用DesignAssistant檢查設計可靠性

圖9-13DesignAssistant設置

6.時序設置與分析

圖9-14全編譯前時序條件設置（設置時鐘信號CLK不低于130MHz）

圖9-15由TimingWizard窗口設置時序條件

）

7.查看時序分析結果

圖9-16時序分析報告窗

圖9-17TimingAnalyzerTool項進入的時序分析報告窗

適配優(yōu)化設置示例

LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYSINGTISPORT(CLK:INSTD_LOGIC;DOUT:OUTINTEGERRANGE255DOWNTO0);END;ARCHITECTUREDACCOFSINGTISSIGNALQ:INTEGERRANGE63DOWNTO0;SIGNALD:INTEGERRANGE255DOWNTO0;BEGINPROCESS(CLK)BEGINIFCLK'EVENTANDCLK='1'THENIFQ<63THENQ<=Q+1;ELSEQ<=0;ENDIF;ENDIF;ENDPROCESS;PROCESS(Q)BEGINCASEQISWHEN00=>D<=255;WHEN01=>D<=254;WHEN02=>D<=252;WHEN03=>D<=249;WHEN04=>D<=245;WHEN05=>D<=239;WHEN06=>D<=233;WHEN07=>D<=225;WHEN08=>D<=217;WHEN09=>D<=207;WHEN10=>D<=197;WHEN11=>D<=186;WHEN12=>D<=174;WHEN13=>D<=162;WHEN14=>D<=150;WHEN15=>D<=137;WHEN16=>D<=124;WHEN17=>D<=112;WHEN18=>D<=99;WHEN19=>D<=87;WHEN20=>D<=75;WHEN21=>D<=64;WHEN22=>D<=53;WHEN23=>D<=43;WHEN24=>D<=34;WHEN25=>D<=26;WHEN26=>D<=19;WHEN27=>D<=13;WHEN28=>D<=8;WHEN29=>D<=4;WHEN30=>D<=1;WHEN31=>D<=0;WHEN32=>D<=0;WHEN33=>D<=1;WHEN34=>D<=4;WHEN35=>D<=8;WHEN36=>D<=13;WHEN37=>D<=19;WHEN38=>D<=26;WHEN39=>D<=34;WHEN40=>D<=43;WHEN41=>D<=53;WHEN42=>D<=64;WHEN43=>D<=75;WHEN44=>D<=87;WHEN45=>D<=99;WHEN46=>D<=112;WHEN47=>D<=124;WHEN48=>D<=137;WHEN49=>D<=150;WHEN50=>D<=162;WHEN51=>D<=174;WHEN52=>D<=186;WHEN53=>D<=197;WHEN54=>D<=207;WHEN55=>D<=217;WHEN56=>D<=225;WHEN57=>D<=233;WHEN58=>D<=239;WHEN59=>D<=245;WHEN60=>D<=249;WHEN61=>D<=252;WHEN62=>D<=254;WHEN63=>D<=255;WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;DOUT<=D;END;

KX康芯科技圖9-18未用乘積項前的編譯報告

圖9-19針對工程選擇LocateinAssignmentEditor圖9-20選用乘積項邏輯優(yōu)化

圖9-21在floorplan中可以看到使用了32個ESB圖9-22使用了乘積項的編譯報告

8.SlowSlewRate設置

圖9-23SlowSlewRate選擇

9.LogicLock優(yōu)化技術

QuartusII提供了一種非常優(yōu)秀的優(yōu)化技術，即邏輯鎖定技術（LogicLock）。

QuartusII支持邏輯鎖定技術的FPGA器件系列有APEX20K、APEXII、Excalibur、Cyclone和Stratix等。

由一個4位十進制數(shù)碼管（含小數(shù)點）顯示結果；測量范圍為1Hz~9999KHz；能自動根據(jù)7位十進制的結果，自動選擇有效數(shù)據(jù)的高4位進行動態(tài)顯示（即量程自動轉換），小數(shù)點表示是千位，即KHz；為檢測設計正確與否，應將第2時鐘通過PLL和手控分頻器產(chǎn)生寬范圍的多個頻率來測試自動換檔頻率計功能。實驗六（三）自動換擋頻率計頻率計原理：測定信號的頻率必須有一個脈寬為1秒的輸入信號脈沖計數(shù)允許的信號；1秒計數(shù)結束后，計數(shù)值被鎖入鎖存器，計數(shù)器清0，為下一測頻計數(shù)周期作好準備。測頻控制信號可以由一個獨立的發(fā)生器來產(chǎn)生，即圖7-34中的FTCTRL。設計要求是：FTCTRL的計數(shù)使能信號CNT_EN能產(chǎn)生一個1秒脈寬的周期信號，并對頻率計中的32位二進制計數(shù)器COUNTER32B（圖7-34）的ENABL使能端進行同步控制。當CNT_EN高電平時允許計數(shù)；低電平時停止計數(shù)，并保持其所計的脈沖數(shù)。在停止計數(shù)期間，首先需要一個鎖存信號LOAD的上跳沿將計數(shù)器在前1秒鐘的計數(shù)值鎖存進鎖存器REG32B中，并由外部的16進制7段譯碼器譯出，顯示計數(shù)值。設置鎖存器的好處是數(shù)據(jù)顯示穩(wěn)定，不會由于周期性的清0信號而不斷閃爍。鎖存信號后，必須有一清0信號RST_CNT對計數(shù)器進行清零，為下1秒的計數(shù)操作作準備。

8位16進制頻率計設計舉例圖7-34頻率計電路框圖

LIBRARYIEEE;--測頻控制電路USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYFTCTRLISPORT(CLKK:INSTD_LOGIC;--1HzCNT_EN:OUTSTD_LOGIC;--計數(shù)器時鐘使能RST_CNT:OUTSTD_LOGIC;--計數(shù)器清零Load:OUTSTD_LOGIC);--輸出鎖存信號ENDFTCTRL;ARCHITECTUREbehavOFFTCTRLISSIGNALDiv2CLK:STD_LOGIC;BEGINPROCESS(CLKK)BEGINIFCLKK'EVENTANDCLKK='1'THEN--1Hz時鐘2分頻Div2CLK<=NOTDiv2CLK;ENDIF;ENDPROCESS;PROCESS(CLKK,Div2CLK)BEGINIFCLKK='0'ANDDiv2CLK='0'THENRST_CNT<='1';--產(chǎn)生計數(shù)器清零信號ELSERST_CNT<='0';ENDIF;ENDPROCESS;Load<=NOTDiv2CLK;CNT_EN<=Div2CLK;ENDbehav;

KX康芯科技LIBRARYIEEE;--32位鎖存器USEIEEE.STD_LOGIC_1164.ALL;ENTITYREG32BISPORT(LK:INSTD_LOGIC;DIN:INSTD_LOGIC_VECTOR(31DOWNTO0);DOUT:OUTSTD_LOGIC_VECTOR(31DOWNTO0));ENDREG32B;ARCHITECTUREbehavOFREG32BISBEGINPROCESS(LK,DIN)BEGINIFLK'EVENTANDLK='1'THENDOUT<=DIN;ENDIF;ENDPROCESS;ENDbehav;

LIBRARYIEEE;--32位計數(shù)器USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCOUNTER32BISPORT(FIN:INSTD_LOGIC;--時鐘信號CLR:INSTD_LOGIC;--清零信號ENABL:INSTD_LOGIC;--計數(shù)使能信號DOUT:OUTSTD_LOGIC_VECTOR(31DOWNTO0));--計數(shù)結果ENDCOUNTER32B;ARCHITECTUREbehavOFCOUNTER32BISSIGNALCQI:STD_LOGIC_VECTOR(31DOWNTO0);BEGINPROCESS(FIN,CLR,ENABL)BEGINIFCLR='1'THENCQI<=(OTHERS=>'0');--清零ELSIFFIN'EVENTANDFIN='1'THENIFENABL='1'THENCQI<=CQI+1;ENDIF;ENDIF;ENDPROCESS;DOUT<=CQI;ENDbehav;KX康芯科技LIBRARYIEEE;--頻率計頂層文件LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYFREQTESTISPORT(CLK1HZ:INSTD_LOGIC;FSIN:INSTD_LOGIC;DOUT:OUTSTD_LOGIC_VECTOR(31DOWNTO0));ENDFREQTEST;ARCHITECTUREstrucOFFREQTESTISCOMPONENTFTCTRLPORT(CLKK:INSTD_LOGIC;--1HzCNT_EN:OUTSTD_LOGIC;--計數(shù)器時鐘使能RST_CNT:OUTSTD_LOGIC;--計數(shù)器清零Load:OUTSTD_LOGIC);--輸出鎖存信號ENDCOMPONENT;COMPONENTCOUNTER32BPORT(FIN:INSTD_LOGIC;--時鐘信號CLR:INSTD_LOGIC;--清零信號ENABL:INSTD_LOGIC;--計數(shù)使能信號DOUT:OUTSTD_LOGIC_VECTOR(31DOWNTO0));--計數(shù)結果ENDCOMPONENT;COMPONENTREG32B接下頁KX康芯科技PORT(LK:INSTD_LOGIC;DIN:INSTD_LOGIC_VECTOR(31DOWNTO0);DOUT:OUTSTD_LOGIC_VECTOR(31DOWNTO0));ENDCOMPONENT;SIGNALTSTEN1:STD_LOGIC;SIGNALCLR_CNT1:STD_LOGIC;SIGNALLoad1:STD_LOGIC;SIGNALDTO1:STD_LOGIC_VECTOR(31DOWNTO0);SIGNALCARRY_OUT1:STD_LOGIC_VECTOR(6DOWNTO0);BEGINU1:FTCTRLPORTMAP(CLKK=>CLK1HZ,CNT_EN=>TSTEN1,RST_CNT=>CLR_CNT1,Load=>Load1);U2:REG32BPORTMAP(LK=>Load1,DIN=>DTO1,DOUT=>DOUT);U3:COUNTER32BPORTMAP(FIN=>FSIN,CLR=>CLR_CNT1,ENABL=>TSTEN1,DOUT=>DTO1);ENDstruc;

KX康芯科技圖7-33頻率計測頻控制器FTCTRL測控時序圖

實驗六（四）直接數(shù)字式頻率合成器

DDS設計

圖12-41DDS基本結構

圖12-42相位累加器位寬和采樣點關系

接下頁LIBRARYIEEE;--DDS頂層設計USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYDDS_VHDLISPORT(CLK:INSTD_LOGIC;FWORD:INSTD_LOGIC_VECTOR(7DOWNTO0);--頻率控制字PWORD:INSTD_LOGIC_VECTOR(7DOWNTO0);--相位控制字FOUT:OUTSTD_LOGIC_VECTOR(9DOWNTO0));END;ARCHITECTUREoneOFDDS_VHDLISCOMPONENTREG32BPORT(LOAD:INSTD_LOGIC;DIN:INSTD_LOGIC_VECTOR(31DOWNTO0);DOUT:OUTSTD_LOGIC_VECTOR(31DOWNTO0));ENDCOMPONENT;COMPONENTREG10BKX康芯科技PORT(LOAD:INSTD_LOGIC;DIN:INSTD_LOGIC_VECTOR(9DOWNTO0);DOUT:OUTSTD_LOGIC_VECTOR(9DOWNTO0));ENDCOMPONENT;COMPONENTADDER32BPORT(A:INSTD_LOGIC_VECTOR(31DOWNTO0);B:INSTD_LOGIC_VECTOR(31DOWNTO0);S:OUTSTD_LOGIC_VECTOR(31DOWNTO0));ENDCOMPONENT;COMPONENTADDER10BPORT(A:INSTD_LOGIC_VECTOR(9DOWNTO0);B:INSTD_LOGIC_VECTOR(9DOWNTO0);S:OUTSTD_LOGIC_VECTOR(9DOWNTO0));ENDCOMPONENT;COMPONENTSIN_ROMPORT (address :INSTD_LOGIC_VECTOR(9DOWNTO0); inclock :INSTD_LOGIC;接下頁KX康芯科技 q :OUTSTD_LOGIC_VECTOR(9DOWNTO0) );ENDCOMPONENT;SIGNALF32B，D32B，DIN32B:STD_LOGIC_VECTOR(31DOWNTO0);SIGNALP10B，LIN10B，SIN10B:STD_LOGIC_VECTOR(9DOWNTO0);BEGINF32B(27DOWNTO20)<=FWORD;F32B(31DOWNTO28)<="0000";P10B(1DOWNTO0)<="00";F32B(19DOWNTO0)<="00000000000000000000";P10B(9DOWNTO2)<=PWORD;u1:ADDER32BPORTMAP(A=>F32B,B=>D32B,S=>DIN32B);u2:REG32BPORTMAP(DOUT=>D32B,DIN=>DIN32B,LOAD=>CLK);u3:SIN_ROMPORTMAP(address=>SIN10B,q=>FOUT,inclock=>CLK);u4:ADDER10BPORTMAP(A=>P10B,B=>D32B(31DOWNTO22),S=>LIN10B);u5:REG10BPORTMAP(DOUT=>SIN10B,DIN=>LIN10B,LOAD=>CLK);END;KX康芯科技LIBRARYIEEE;--32位加法器模塊USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYADDER32BISPORT(A，B:INSTD_LOGIC_VECTOR(31DOWNTO0);S:OUTSTD_LOGIC_VECTOR(31DOWNTO0));ENDADDER32B;ARCHITECTUREbehavOFADDER32BISBEGIN S<=A+B;ENDbehav;LIBRARYIEEE;--32位寄存器模塊USEIEEE.STD_LOGIC_1164.ALL;ENTITYREG32BISPORT(Load:INSTD_LOGIC;DIN:INSTD_LOGIC_VECTOR(31DOWNTO0);DOUT:OUTSTD_LOGIC_VECTOR(31DOWNTO0));ENDREG32B;ARCHITECTUREbehavOFREG32BISBEGINPROCESS(Load,DIN)BEGINIFLoad'EVENTANDLoad='1'THENDOUT<=DIN;ENDIF;

ENDPROrom_data.mif10位正弦波數(shù)據(jù)文件，讀者可用MATLAB/DSPBuilder生成WIDTH=10;DEPTH=1024;ADDRESS_RADIX=DEC;DATA_RADIX=DEC;CONTENTBEGIN0:512;1:515;2:518;3:521;4:524;5:527;6:530;7:533;8:537;9:540;10:543;11:546;12:549;13:552;14:555;......（略去部分數(shù)據(jù)）1018:493;1019:496;1020:499;1021:502;1022:505;1023:508;END;LIBRAR