存儲器和可編程器件

第6章存儲器和可編程邏輯器件6.1存儲器6.2隨機(jī)存取的存儲器(RAM)6.3可編程邏輯器件

6.1存儲器

6.1.1概述

存儲器是數(shù)字系統(tǒng)中用于存儲大量二進(jìn)制信息的部件，可以存放各種程序、數(shù)據(jù)和資料。當(dāng)前，隨著集成技術(shù)的發(fā)展，半導(dǎo)體存儲器已逐漸取代穿孔卡片、紙帶、磁芯存儲器等舊的存儲手段。半導(dǎo)體存儲器按照內(nèi)部信息的存取方式不同分為只讀存

儲器（ROM）和隨機(jī)存取存儲器（RAM）兩大類。每個存

儲器的存儲容量為字線×位線。不同的存儲器，存儲容量不同，功能也有一定的差異。6.1.2只讀存儲器（ROM）

只讀存儲器（ROM）有掩膜ROM、可編程ROM、可改寫ROM。掩膜只讀存儲器（ROM）是在制造時把信息存放在此存儲器中，使用時不再重新寫入，需要時讀出即可；它只能讀取所存儲的信息，而不能改變已存內(nèi)容，并且在斷電后不丟失其中存儲內(nèi)容，故又稱固定只讀存儲器。ROM主要由地址譯碼器、存儲矩陣和輸出緩沖器三部分組成，如圖6.1

所示。圖6.1ROM框圖每個存儲單元中固定存放著由若干位組成的二進(jìn)制數(shù)碼——稱為“字”。為了讀取不同存儲單元中所存的字，將各單元編上代碼——稱為地址。在輸入不同地址時，就能在存儲器輸出端讀出相應(yīng)的字,即“地址”的輸入代碼與“字”的輸出數(shù)碼有固定的對應(yīng)關(guān)系。如圖6.1所示，它有2n個存儲單元，每個單元存放一個字，一共可以存放2n個字；每字有m位，即容量為2n×m（字線×位線）。

ROM中地址譯碼器實現(xiàn)了地址輸入變量的“與”運算，存儲矩陣實現(xiàn)了字線的“或”運算，即形成了各個輸出邏輯函數(shù)。因此,ROM實際上是由與陣列和或陣列構(gòu)成的電路，與陣列相當(dāng)于地址譯碼器，或陣列相當(dāng)于存儲矩陣，如圖6.2所示。如有一個容量為4字×4位的ROM，它就有2（4=22）根地址線，4根字線，4根位線，如圖6.3所示。圖6.2ROM陣列框圖圖6.34×4ROM的陣列圖存儲體可以由二極管、三極管和MOS管來實現(xiàn)。二極管矩陣ROM如圖6.4所示，W0、W1、W2、W3是字線，D0、D1、D2、

D3是位線，ROM的容量即為字線×位線，所以圖6.4所示ROM的容量為4×4=16，即存儲體有16個存儲單元。圖6.4二極管ROM結(jié)構(gòu)圖

1.如何讀字

當(dāng)?shù)刂反aA1A0=00時，譯碼輸出使字線W0為高電平，與其相連的二極管都導(dǎo)通，把高電平“1”送到位線上，于是D3、D0端得到高電平“1”，W0和D1、D2之間沒有接二極管，故

D1、D2端是低電平“0”。這樣，在D3D2D1D0端讀到一個字1001，它就是該矩陣第一行的字輸出。當(dāng)?shù)刂反aA1A0=01時，字線W1為高電平，在位線輸出端D3D2D1D0讀到字0111，對應(yīng)矩陣第二行的字輸出。同理分析地址碼為10和11時，輸出端將讀到矩陣第三、第四行的字輸出分別為1110、0101。任何時候，地址譯碼器的輸出決定了只有一條字線是高電平，所以在ROM的輸出端只會讀到惟一對應(yīng)的一個字。

2.如何實現(xiàn)組合邏輯電路

如圖6.3所示，ROM中的地址譯碼器形成了輸入變量的最小項,即實現(xiàn)了邏輯變量的“與”運算；ROM中的存儲矩陣實現(xiàn)了最小項的或運算，即形成了各個邏輯函數(shù)；與陣列中的垂直線Wi代表與邏輯，交叉圓點代表與邏輯的輸入變量；或陣列中的水平線D代表或邏輯，交叉圓點代表字線輸入。例1用ROM實現(xiàn)一位二進(jìn)制全加器。

解全加器的真值表如表6.1所示，A、B為兩個加數(shù),

Ci－1為低位進(jìn)位，S為本位的和，Ci為本位的進(jìn)位。

由表6.1可寫出最小項表達(dá)式為：根據(jù)上式，可畫出全加器的ROM陣列圖如圖6.5所示，

Ci－1為低位進(jìn)位，Ci為本位進(jìn)位。圖6.5全加器陣列圖例2用ROM實現(xiàn)下列邏輯函數(shù):

解由表達(dá)式畫出ROM的陣列圖如圖6.6所示。圖6.6例2的ROM陣列圖6.1.3可編程只讀存儲器

PROM在出廠時，存儲體的內(nèi)容為全0或全1，用戶可根據(jù)需要將某些內(nèi)容改寫，也就是編程。常用的雙極型工藝ROM，采用燒毀熔斷絲的方法使三極管由導(dǎo)通變?yōu)榻刂?，使三極管不起作用，存儲器變?yōu)椤?”信息；而未被熔斷熔絲的地方，即表示為“1”信息。PROM只實現(xiàn)一次編寫的目的，寫好后就不可更改。如果想對一個ROM芯片反復(fù)編程，多次使用，需用可擦除編程ROM即EPROM。常用的MOS工藝制造的EPROM用注入電荷的辦法編程，此過程可逆，當(dāng)用紫外光照射以后，舊內(nèi)容被擦除。擦除后的芯片內(nèi)容可能是全1，也可能是全0，視制造工藝而不同，之后可再次編程。6.1.4ROM容量的擴(kuò)展

1.ROM的信號引線

如圖6.7所示，除了地址線和數(shù)據(jù)線（字輸出線）外，ROM還有地線（GND）、電源線（VCC）以及用來控制ROM工作的控制線為芯片使能控制線（CS），使能輸出控

制線稱片選線。當(dāng)CS=1時，芯片處于等待狀態(tài)，ROM不工作，輸出呈高阻態(tài)；當(dāng)CS=0時，ROM工作。圖6.7ROM的信號引線

2.ROM容量的擴(kuò)展

位擴(kuò)展（即字長擴(kuò)展）：位擴(kuò)展比較簡單，只需要用同一地址信號控制n個相同字?jǐn)?shù)的ROM，即可達(dá)到擴(kuò)展的目的。由256×1ROM擴(kuò)展為256×8ROM的存儲器，如圖6.8所示，即將八塊256×1ROM的所有地址線、CS（片選線）分別對應(yīng)

并接在一起，而每一片的位輸出作為整個ROM輸出的一位。圖6.8ROM位擴(kuò)展

256×8ROM需256×1ROM的芯片數(shù)為

字?jǐn)U展：如圖6.9所示是由四片1024×8ROM擴(kuò)展為4096×8ROM。圖中,每片ROM有10根地址輸入線，其尋址范圍為210=1024個信息單元，每一單元為八位二進(jìn)制數(shù)。這些ROM均有片選端。當(dāng)其為低電平時，該片被選中才工作；為高電平時，

對應(yīng)ROM不工作,各片ROM的片選端由2線/4線譯碼器控制；譯碼器的輸入是系統(tǒng)的高位地址A11、A10，其輸出是各片

ROM的片選信號，若A11A10=10，則ROM（3）片的CS，

有效為“0”，各片ROM的片選信號無效為“1”，故選中第三片，只有該片的信息可以讀出，送到位線上，讀出的內(nèi)容則由低位地址A9~A0決定，四片ROM輪流工作，完成字?jǐn)U展。圖6.9ROM字?jǐn)U展

6.2隨機(jī)存取的存儲器(RAM)

隨機(jī)存取存儲器一般由存儲矩陣、地址譯碼器、片選控制和讀/寫控制電路等組成。其容量也為字線×位線，同樣可以利用I/O(輸入/輸出)線、R/W(讀/寫)線及CS(片選)線來實現(xiàn)容量的擴(kuò)展，如圖6.10所示為256×8RAM擴(kuò)展成1024×8RAM，其連接方法與ROM的相同，只是多了讀/寫控制(R/W)。

圖6.10256×8RAM擴(kuò)展成1024×8存儲器

6.3可編程邏輯器件

6.3.1可編程邏輯陣列(PLA)

1.實現(xiàn)組合邏輯電路

例3用PLA實現(xiàn)一位二進(jìn)制全加器。

解由全加器真值表，用卡諾圖化簡得最簡邏輯表達(dá)

式為：式中：A、B為兩個加數(shù)，C為低位進(jìn)位，S為本位和，Ci為本位向高位的進(jìn)位。用這些乘積項組成S和Ci表達(dá)式如下：

S=P0+P1+P2+P3

Ci=P4+P5+P6

根據(jù)上式，可畫出由PLA實現(xiàn)全加器的陣列結(jié)構(gòu)圖如圖6.11所示。圖6.11用PLA實現(xiàn)一位二進(jìn)制全加器

2.實現(xiàn)時序邏輯電路

例4用PLA實現(xiàn)具有七段顯示輸出的十進(jìn)制計數(shù)器，即從(0)10~(9)10。

解十進(jìn)制計數(shù)的狀態(tài)轉(zhuǎn)換表（8421BCD碼）如表6.2

所示。由表可得四個JK觸發(fā)器的卡諾圖如圖6.12所示，其

化簡結(jié)果為：圖6.12十進(jìn)制計數(shù)器的卡諾圖十進(jìn)制七段顯示譯碼器的功能表如表6.3所示。由表6.3可得七段（a~g）表達(dá)式為：根據(jù)上式可得PLA陣列圖如圖6.13所示。圖6.13用PLA實現(xiàn)七段顯示十進(jìn)制計數(shù)器6.3.2可編程陣列邏輯(PAL)

1.PAL的輸出結(jié)構(gòu)

PAL基本結(jié)構(gòu)與PLA相似，所不同的是PAL結(jié)構(gòu)中，與門陣列是可編程的，而或門陣列是固定連接的。也就是說，每個輸出是若干個乘積項之和，其中乘積項的數(shù)目是固定的，如圖6.14所示，每個輸出對應(yīng)的乘積項為兩個。在PAL的現(xiàn)有產(chǎn)品中，最多的乘積項可達(dá)8個。圖6.14PAL基本結(jié)構(gòu)

2.PAL的幾種輸出結(jié)構(gòu)

PAL具有多種輸出結(jié)構(gòu)。組合邏輯常采用“專用輸出的基本門陣列結(jié)構(gòu)”，其輸出結(jié)構(gòu)如圖6.15所示。圖中,若輸出部分采用或非門輸出時，為低電平有效器件；若采用或門輸出時，為高電平有效器件。圖6.15專用輸出門陣列結(jié)構(gòu)

PAL實現(xiàn)時序邏輯電路功能時，其輸出結(jié)構(gòu)如圖6.16所示，輸出部分采用了一個D觸發(fā)器，其輸出通過選通三態(tài)緩沖器送到輸出端，構(gòu)成時序邏輯電路。圖6.16時序輸出結(jié)構(gòu)

3.PAL的特點

PAL和SSI、MSI通用標(biāo)準(zhǔn)器件相比有許多優(yōu)點：

①提高了功能密度，節(jié)省了空間。通常一片PAL可以代替2～4片MSI。同時PAL只有20多種型號，但可以代替90%的通用SSI、MSI器件，因而進(jìn)行系統(tǒng)設(shè)計時可以大大

減少器件的種類。②提高了設(shè)計的靈活性，且編程和使用都比較方便。

③有上電復(fù)位功能，可以防止非法復(fù)制。

PAL的主要缺點是由于它采用雙極型熔絲工藝（PROM結(jié)構(gòu)），只能一次性編程，因而使用者仍要承擔(dān)一定的風(fēng)險。6.3.3通用陣列邏輯(GAL)

如圖6.17所示是GAL16V8的邏輯電路圖，它有16個輸入引腳（其中八個為固定輸入引腳）和八個輸出引腳。其內(nèi)部結(jié)構(gòu)是由八個輸入緩沖器，八個輸出反饋/輸入緩沖器，八個輸出三態(tài)緩沖器，八個輸出邏輯宏單元OLMC，8×8個與門構(gòu)成的與門陣列以及時鐘和輸出選通信號輸入緩沖器等組成。圖6.17GAL16V8邏輯圖一個OLMC由與陣列輸出組成，其內(nèi)部結(jié)構(gòu)如圖6.18所示，每個OLMC包括或門陣列中的一個或門，或門的每一個輸入對應(yīng)一個乘積項，因此或門的輸出為有關(guān)乘積項之和。圖中的異或門用于控制輸出信號的極性，當(dāng)XOR（n）端為1時，異或門起反相器作用，反之為同相器,XOR（n）對應(yīng)于結(jié)構(gòu)控制字中的一位，n為引腳號；D觸發(fā)器對異或門的輸出狀態(tài)起記憶作用，使GAL適用于時序邏輯電路。圖6.18OLMC內(nèi)部結(jié)構(gòu)多路開關(guān)狀態(tài)取決于結(jié)構(gòu)控制字中的AC0和AC1（n）位的值。例如，TSMUX的控制信號是AC0和AC1（n）,

當(dāng)AC0·AC1（n）=11時，表示多路開關(guān)TSMUX的數(shù)據(jù)輸入端11被選通，表示三態(tài)門的選通信號是第一乘積項。

表6.4列出有關(guān)控制信