CH3 組合邏輯電路的分析和設(shè)計

第三章組合邏輯電路3.1

邏輯代數(shù)的基本定律和規(guī)則3.2

邏輯函數(shù)及其描述方法3.3邏輯函數(shù)的化簡3.4門級組合邏輯電路的分析和設(shè)計方法3.5常用的組合邏輯單元電路3.4單元級組合邏輯電路的設(shè)計和分析方法3.7組合邏輯電路的競爭和冒險2/4/202313.1邏輯代數(shù)的基本定律和規(guī)則一、邏輯代數(shù)的基本定律0-1律重疊律互補律還原律分配律結(jié)合律交換律2/4/20232反演律吸收律3.1邏輯代數(shù)的基本定律和規(guī)則冗余律

在兩個乘積項中，若有一個變量是互反的，那么由這兩個乘積項中的其它變量組成的乘積項就是多余的，可以消去。公式可推廣：2/4/202333.1邏輯代數(shù)的基本定律和規(guī)則求證:A+BC=(A+B)(A+C)證明:右邊=AA+AB+AC+BC;分配律=A+A(B+C)+BC;分配律,重疊律=A(1+B+C)+BC;分配律=A?1+BC;0-1律=A+BC;0-1律=左邊證明:右邊=AA+AB+AC+BC;分配律=A(A+B+C)+BC;分配律=A+BC;吸收律2/4/202343.1邏輯代數(shù)的基本定律和規(guī)則例：用真值表證明反演律000101101111000110010101000證明:2/4/20235=AB+AC+ABC+ABC3.1邏輯代數(shù)的基本定律和規(guī)則=AB+AC+(A+A)BC證明:左邊=AB+AC+BC=AB+AC=AB(1+C)+AC(1+B)例：證明冗余律成立；；分配律；分配律；0-1律=右邊2/4/202363.1邏輯代數(shù)的基本定律和規(guī)則練習(xí)：證明成立。證明:2/4/202373.1邏輯代數(shù)的基本定律和規(guī)則二、邏輯代數(shù)的基本規(guī)則1.代入規(guī)則：任何一個含有某變量的等式，如果等式中所有出現(xiàn)此變量的位置均代之以一個邏輯函數(shù)式，則此等式依然成立。例：AB=A+BBC替代B得由此反演律能推廣到n個變量：利用反演律2/4/202383.1邏輯代數(shù)的基本定律和規(guī)則2.反演規(guī)則：對于任意一個邏輯函數(shù)式F，做如下處理：①運算符“.”與“+”互換,“”與“⊙”互換;②常量“0”換成“1”，“1”換成“0”；③原變量換成反變量，反變量換成原變量。那么得到的新函數(shù)式稱為原函數(shù)式F的反函數(shù)式。注意：

Δ遵守“括號、乘、加”（即括號－與－或）的運算優(yōu)先次序。必要時適當(dāng)?shù)丶尤肜ㄌ枴?/p>

非號保留，而非號下面的函數(shù)式按反演規(guī)則變換

將非號去掉，而非號下的函數(shù)式保留不變Δ

不屬于單個變量上的非號處理兩種辦法：2/4/202393.1邏輯代數(shù)的基本定律和規(guī)則法1：利用反演規(guī)則直接得到，求。例：法2：利用反演律2/4/2023103.1邏輯代數(shù)的基本定律和規(guī)則3.對偶規(guī)則：對于任意一個邏輯函數(shù)式F，做如下處理：①運算符“.”與“+”互換,“”與“⊙”互換；②常量“0”換成“1”，“1”換成“0”；那么得到的新函數(shù)式稱為原函數(shù)式F的對偶式F′。對偶規(guī)則:若兩邏輯式相等，則它們對應(yīng)的對偶式也相等。即若F1=F2,

則F1′=F2′。注意：

Δ運算順序不變；Δ只變換運算符和常量，其變量是不變的。2/4/2023113.1邏輯代數(shù)的基本定律和規(guī)則如：2/4/2023123.2邏輯函數(shù)及其描述方法邏輯函數(shù)與普通代數(shù)中的函數(shù)相似，它是隨自變量的變化而變化的因變量。因此，如果用自變量和因變量分別表示某一事件發(fā)生的條件和結(jié)果，那么該事件的因果關(guān)系就可以用邏輯函數(shù)來描述。數(shù)字電路的輸入、輸出量一般用高、低電平來表示，高、低電平也可以用二值邏輯1和0來表示。同時數(shù)字電路的輸出與輸入之間的關(guān)系是一種因果關(guān)系，因此它可以用邏輯函數(shù)來描述，并稱為邏輯電路。對于任何一個電路，若輸入邏輯變量A、B、C、…的取值確定后，其輸出邏輯變量F的值也被惟一地確定了，則可以稱F是A、B、C、…的邏輯函數(shù)，并記為3.2.1邏輯函數(shù)2/4/2023133.2邏輯函數(shù)及其描述方法3.2.2邏輯函數(shù)的描述BYAC一、真值表描述：A、B、C----輸入變量

Y----

輸出變量1表示開關(guān)閉合，燈亮0表示開關(guān)斷開，燈不亮ABCY000001010011100101110111000101012/4/2023143.2邏輯函數(shù)及其描述方法二、邏輯式描述：1.一般形式：任何一個邏輯函數(shù)式都可以通過邏輯變換寫成以下五種形式：與或式或與式與非－與非式或非－或非式與或非式分析得：2/4/2023153.2邏輯函數(shù)及其描述方法2.邏輯式兩種標(biāo)準(zhǔn)形式1）最小項之和式－－標(biāo)準(zhǔn)與或式

在n變量邏輯函數(shù)中，由所有n個變量以原變量或反變量的形式出現(xiàn)一次而組成的乘積項（與項）。－－－最小項（Minterm）

n變量邏輯函數(shù)的最小項有2n個。最小項通常用符號mi來表示。下標(biāo)i的確定：把最小項中的原變量記為1，反變量記為0，當(dāng)變量順序確定后，按順序排列成一個二進(jìn)制數(shù)，則與這個二進(jìn)制數(shù)相對應(yīng)的十進(jìn)制數(shù)，就是這個最小項的下標(biāo)i。在一個與或邏輯式中，若所有的乘積項均為最小項，則該邏輯式稱為最小項之和式。2/4/2023163.2邏輯函數(shù)及其描述方法ABCm0m1m2m3m4m5m6m701234567000001010011100101110111編號對應(yīng)的十進(jìn)制數(shù)使最小項為1的變量取值最小項三變量邏輯函數(shù)的最小項只有一種輸入組合使對應(yīng)的最小項為1，而其他的組合都使它為0。2/4/2023173.2邏輯函數(shù)及其描述方法例：寫出的最小項之和式。最小項之和式為：解：2/4/2023183.2邏輯函數(shù)及其描述方法2）最大項之積式－－標(biāo)準(zhǔn)或與式

在n變量邏輯函數(shù)中，由所有n個變量以原變量或反變量的形式出現(xiàn)一次而組成的或項（和項）。－－－最大項（Maxterm）

n變量邏輯函數(shù)的最大項有2n個。最大項通常用符號Mi來表示。下標(biāo)i的確定：把最大項中的原變量記為0，反變量記為1，當(dāng)變量順序確定后，按順序排列成一個二進(jìn)制數(shù)，則與這個二進(jìn)制數(shù)相對應(yīng)的十進(jìn)制數(shù)，就是這個最大項的下標(biāo)i。在一個或與邏輯式中，若所有的或項均為最大項，則該邏輯式稱為最大項之積式。2/4/2023193.2邏輯函數(shù)及其描述方法ABCM0M1M2M3M4M5M6M701234567000001010011100101110111編號對應(yīng)的十進(jìn)制數(shù)使最大項為0的變量取值最大項三變量邏輯函數(shù)的最大項只有一種輸入組合使對應(yīng)的最大項為0，而其他的組合都使它為1。2/4/2023203.2邏輯函數(shù)及其描述方法3）最小項和最大項的性質(zhì)①n變量的全部最小項之和恒為1，全部最大項的之積恒為0。

②任意兩個最小項之積恒為0，任意兩個最大項之和恒等于1

。③n變量的每一個最小（大）項有n個相鄰項（相鄰項是指兩個最小項只有一個因子互為反變量，其余因子均相同，又稱為邏輯相鄰項）。2/4/202321若給定則3.2邏輯函數(shù)及其描述方法4）最小項和最大項的關(guān)系－－互為反函數(shù)則－－求反函數(shù)－－求對偶式－－求最大項之積式2/4/2023223.2邏輯函數(shù)及其描述方法例：已知

利用最小項表達(dá)式求其反函數(shù)和對偶式。解：2/4/202323例：寫出的最大項之積式。解：已知則3.2邏輯函數(shù)及其描述方法2/4/2023243.2邏輯函數(shù)及其描述方法三、卡諾圖描述：

將n變量的全部最小項各用一個小方塊表示，并使具有邏輯相鄰性的最小項在幾何位置上也相鄰地排列起來，所得到的圖形叫做n變量的卡諾圖（KarnaughMap）。1.卡諾圖的構(gòu)成AB00011011m0m1m2m3AABBABAB1010m0m1m2m3miABABABAB10100123二變量K圖

建立多于二變量的卡諾圖，則每增加一個邏輯變量就以原卡諾圖的右邊線（或底線）為對稱軸作一對稱圖形，對稱軸左面（或上面）原數(shù)字前增加一個0，對稱軸右面（或下面）原數(shù)字前增加一個1。2/4/202325∴卡諾圖是上下，左右閉合的圖形。3.2邏輯函數(shù)及其描述方法ABC0100011110m0m1m2m3m4m5m6m700011110000111100123456712131415

891011ABCDABC010001111001234567幾何相鄰：一是相接，即緊挨著；二是相對，即任意一行或一列的兩端；三是相重，即對折起來位置重合。三變量K圖四變量K圖2/4/2023263.2邏輯函數(shù)及其描述方法2.卡諾圖描述邏輯函數(shù)①給出真值表將真值表的每一行的取值填入卡諾圖即可。填入Y＝1的項即可。ABCY00000101001110010111011100010101例：ABC010001111000010101ABC0100011110

1

112/4/2023273.2邏輯函數(shù)及其描述方法②給出邏輯函數(shù)的最小項之和式－－標(biāo)準(zhǔn)與或式將邏輯函數(shù)的最小項在卡諾圖上相應(yīng)的方格中填1；其余的方格填0(或不填)。任何一個邏輯函數(shù)都等于其卡諾圖上填1的那些最小項之和。

例：用卡諾圖分別描述下列邏輯函數(shù)ABC0100011110

11

11000111100001111011

1

11

1

11

ABCD解：2/4/2023283.2邏輯函數(shù)及其描述方法③給出邏輯函數(shù)一般與或式確定使每個與項為1的所有輸入變量取值，并在卡諾圖上對應(yīng)方格填1；其余的方格填0(或不填)。也可化為標(biāo)準(zhǔn)與或式，再填入。例：用卡諾圖分別描述下列邏輯函數(shù)ABC0100011110

1

1111解：A：當(dāng)ABC=1××(×表示可以為0，也可以為1)時該與項為1，在卡諾圖上對應(yīng)四個方格(m4，m5，m6，m7)處填1。

：當(dāng)ABC=×10時該與項為1，在卡諾圖上對應(yīng)兩個方格(m2，m6)處填1。2/4/2023293.2邏輯函數(shù)及其描述方法00011110000111101111

1

1

1

111ABCD

D

：當(dāng)ABCD=×××1時該與項為1，對應(yīng)八個方格(m1、m3、m5、m7、m9、m11、m13、m15)處填1。

：當(dāng)ABCD=001×?xí)r該與項為1，對應(yīng)兩個方格(m2、m3)處填1。：當(dāng)ABCD=101×?xí)r該與項為1，在卡諾圖上對應(yīng)兩個方格(m10、m11)處填1。解：AD：當(dāng)ABCD=1××1時該與項為1，對應(yīng)四個方格(m9、m11、m13、m15)處填1。某些最小項重復(fù)，只需填一次即可。2/4/2023303.2邏輯函數(shù)及其描述方法④給出邏輯函數(shù)的最大項之積式－－標(biāo)準(zhǔn)或與式將邏輯函數(shù)的最大項在卡諾圖上相應(yīng)的方格中填0（或不填）；其余的方格填1。任何一個邏輯函數(shù)都等于其卡諾圖上填1的那些最大項之積。

例：用卡諾圖描述邏輯函數(shù)ABC010001111001011011解：2/4/2023313.2邏輯函數(shù)及其描述方法⑤給出邏輯函數(shù)一般或與式確定使每個或項為0的所有輸入變量取值，并在卡諾圖上對應(yīng)方格填0；其余的方格填1。也可化為標(biāo)準(zhǔn)或與式，再填入。例：用卡諾圖分別描述邏輯函數(shù)ABC010001111000001011解：A：當(dāng)ABC=0××(×表示可以為0，也可以為1)時該或項為0，在卡諾圖上對應(yīng)四個方格(m0，m1，m2，m3)處填0。

：當(dāng)ABC=×01時該與項為0，在卡諾圖上對應(yīng)兩個方格(m1，m5)處填0。2/4/2023323.2邏輯函數(shù)及其描述方法四、邏輯圖描述：

將邏輯函數(shù)中各變量之間的與、或、非等邏輯關(guān)系用圖形符號表示出來，就可畫出表示函數(shù)關(guān)系的邏輯圖。&AB≥1

Y&AC&BD例：用邏輯圖描述函數(shù)2/4/2023331.從真值表、卡諾圖列出邏輯函數(shù)式①找出真值表和卡諾圖中取值為“1”的最小項；②各與項相或，即得與或邏輯函數(shù)式；3.2邏輯函數(shù)及其描述方法五、各種描述方法間的相互轉(zhuǎn)換ABCY00000101001110010111011100010111ABC0100011110

1111例：2/4/2023342.從邏輯函數(shù)式列出真值表3.2邏輯函數(shù)及其描述方法將輸入變量取值的所有組合狀態(tài)逐一代入邏輯式求出函數(shù)值，列成表。例:求它對應(yīng)的真值表。ABCY000001010011100101110111000101112/4/2023353.從邏輯函數(shù)式畫出邏輯圖3.2邏輯函數(shù)及其描述方法用圖形符號代替邏輯式中的運算符號。例：用邏輯圖描述邏輯函數(shù)&C1A≥1

1B&&≥1

Y2/4/2023364.由邏輯圖列出邏輯函數(shù)式3.2邏輯函數(shù)及其描述方法從輸入端到輸出端逐級寫出每個圖形符號對應(yīng)的邏輯式，即可得到對應(yīng)的邏輯式。&CB1A≥1

Y11&≥1

例：2/4/2023373.3邏輯函數(shù)的化簡

同一個邏輯函數(shù)可以寫成不同形式的邏輯式，邏輯函數(shù)式越簡單，它所表示的邏輯關(guān)系越明顯，也有利于用最少的電子器件實現(xiàn)這個邏輯函數(shù)。最簡“與或”式的標(biāo)準(zhǔn)：１.含的與項最少；－－門最少２.各與項中的變量數(shù)最少。－－門的輸入端最少以后主要討論“與或”式的化簡。其中，最常用的為“與或”邏輯表達(dá)式。2/4/2023383.3邏輯函數(shù)的化簡一、代數(shù)化簡法：1.并項法

例：用并項法化簡下列邏輯函數(shù)解：利用公式將兩項合并成一項，并消去互補因子。由代入規(guī)則，A和B也可是復(fù)雜的邏輯式。2/4/2023393.3邏輯函數(shù)的化簡解：⊙解：2/4/2023403.3邏輯函數(shù)的化簡2.吸收法（消項法）例：用吸收法化簡下列邏輯函數(shù)解：利用公式，將多余項吸收（消去）。2/4/2023413.3邏輯函數(shù)的化簡3.消元法例：用消元法化簡下列邏輯函數(shù)解：利用公式，將多余因子吸收（消去）。2/4/2023423.3邏輯函數(shù)的化簡4.配項法例：用配項法化簡下列邏輯函數(shù)解：利用公式，配項或增加多余項，再和其他項合并。2/4/202343解：解：3.3邏輯函數(shù)的化簡2/4/2023443.3邏輯函數(shù)的化簡解法1：解法2：代數(shù)化簡法

優(yōu)點:不受變量數(shù)目的限制。

缺點：沒有固定的步驟可循；需要熟練運用各種公式和定理；在化簡一些較為復(fù)雜的邏輯函數(shù)時還需要一定的技巧和經(jīng)驗；有時很難判定化簡結(jié)果是否最簡。由上例可知，邏輯函數(shù)的化簡結(jié)果不是唯一的。2/4/2023453.3邏輯函數(shù)的化簡二、卡諾圖化簡法：在卡諾圖中，凡是幾何位置相鄰的最小項均可以合并。①任何一個合并圈(即卡諾圈)所含的方格數(shù)為2n個。②必須按照相鄰規(guī)則畫卡諾圈，幾何位置相鄰包括三種情況：一是相接，即緊挨著的方格相鄰；二是相對，即一行(或一列)的兩頭、兩邊、四角相鄰；三是相重，即以對稱軸為中心對折起來重合的位置相鄰。③2n個方格合并，消去n個變量。1.卡諾圖中最小項合并規(guī)律A01111BC100011110112/4/202346ABC01000111101

1

111100011110000111101111111111

1

ABCD3.3邏輯函數(shù)的化簡2/4/202347000111100001111011

1

11

11

1

1

1

ABCD000111100001111011111

1

1

1

1111ABCD3.3邏輯函數(shù)的化簡2/4/2023482.用卡諾圖化簡邏輯函數(shù)①畫出邏輯函數(shù)的卡諾圖。②圈“1”合并相鄰的最小項。③將每一個圈對應(yīng)的與項相或，即得到最簡與或式。①盡量畫大圈，但每個圈內(nèi)只能含有2n（n=0,1,2,3……）個相鄰項。要特別注意對邊相鄰性和四角相鄰性。②圈的個數(shù)盡量少。③卡諾圖中所有取值為“1”的方格均要被圈過，即不能漏下取值為“1”的最小項。④保證每個圈中至少有一個“1格”只被圈過一次，否則該圈是多余的。畫圈原則：3.3邏輯函數(shù)的化簡1）最簡與或式的求法①畫出邏輯函數(shù)的卡諾圖。②圈“1”合并相鄰的最小項。③將每一個圈對應(yīng)的與項相或，即得到最簡與或式。2/4/202349ABC01000111101

111113.3邏輯函數(shù)的化簡ABC01000111101

11111例：用卡諾圖將函數(shù)化為最簡與或式。解：化簡結(jié)果不唯一。2/4/20235000011110000111101111

11

11

1

1

1

1ABCD3.3邏輯函數(shù)的化簡例：用卡諾圖將下面函數(shù)化為最簡與或式。解：00011110000111101111

11

11

1

1

1

1ABCD2/4/2023513.3邏輯函數(shù)的化簡2）最簡或與式的求法①畫出邏輯函數(shù)的卡諾圖。②圈“0”合并相鄰的最大項。③將每一個圈對應(yīng)的或項相與，即得到最簡或與式。①圈“0”合并與圈“1”合并類同；②或項由K圈對應(yīng)的沒有變化的那些變量組成，當(dāng)變量取值為“0”時寫原變量，取值為“1”時寫反變量。注意：2/4/2023523.3邏輯函數(shù)的化簡例：用卡諾圖將下面函數(shù)化為最簡或與式。00011110000111100

00

0

00

000

0ABCD解：2/4/2023533.含有無關(guān)項的邏輯函數(shù)的化簡3.3邏輯函數(shù)的化簡對應(yīng)輸出函數(shù)值沒有確定值的最小項（最大值）稱為無關(guān)項、任意項或約束項。函數(shù)值可以為1，也可以為0（記為Ф或×）。對于輸入變量的每一組取值組合，邏輯函數(shù)都有確定的值，則這類邏輯函數(shù)稱為完全描述的邏輯函數(shù)。對于輸入變量的某些取值組合，邏輯函數(shù)值不確定（可以為1，也可以為0），這類邏輯函數(shù)稱為非完全描述的邏輯函數(shù)。2/4/202354兩種表示方式：對于最小項之和表示式為：對于最大項之積表示式為：3.3邏輯函數(shù)的化簡

含有無關(guān)項的邏輯函數(shù)，由于在無關(guān)項的相應(yīng)取值下，函數(shù)值隨意取成0或1都不影響函數(shù)原有的功能，因此可以充分利用這些無關(guān)項來化簡邏輯函數(shù)，即采用卡諾圖化簡函數(shù)時，可以利用?(或×)來擴大卡諾圈。含有無關(guān)項的卡諾圖化簡：原則：需要時才用，不需要時不用。2/4/2023553.3邏輯函數(shù)的化簡ABC01000111100

×0×0×ABC0100011110

11×××例：用卡諾圖將函數(shù)化為最簡與或式和最簡或與式。解：2/4/2023563.3邏輯函數(shù)的化簡例：某電路的輸入ABCD是8421BCD碼，當(dāng)ABCD表示的十進(jìn)制數(shù)不大于6時，電路輸出Y為1，否則Y＝0。寫出最小項之和式，并用卡諾圖求出其最簡與或式和最簡或與式。NiABCDY0000011000112001013001114010015010116011017011108100009100101010×1011×1100×1101×1110×1111×解：真值表2/4/2023573.3邏輯函數(shù)的化簡00011110000111101111111××××

×

×ABCD0001111000011110

0××××

00×

×ABCD最小項之和表達(dá)式為：2/4/2023583.4門級組合邏輯電路的分析和設(shè)計方法數(shù)字電路按其完成邏輯功能的不同特點，可劃分為組合邏輯電路和時序邏輯電路兩大類?！璦n組合邏輯電路…a1y1ym向量函數(shù)形式：Y=F(A)組合邏輯電路：①從邏輯上講，組合電路在任一時刻的輸出狀態(tài)僅由該時刻的輸入狀態(tài)決定，而與過去的輸入狀態(tài)無關(guān)。②從結(jié)構(gòu)上講，組合電路都是單純由邏輯門組成，且輸出不存在反饋路徑。－－電路無記憶功能2/4/202359所謂邏輯電路的分析，就是找出給定邏輯電路輸出和輸入之間的邏輯關(guān)系，并確定電路的邏輯功能。分析過程一般按下列步驟進(jìn)行：①根據(jù)給定的邏輯電路，從輸入端開始，逐級推導(dǎo)出輸出端的邏輯函數(shù)表達(dá)式。②根據(jù)輸出函數(shù)表達(dá)式列出真值表。③用文字概括出電路的邏輯功能。3.4門級組合邏輯電路的分析和設(shè)計方法一、門級組合邏輯電路的分析方法直接由邏輯門電路構(gòu)成的組合邏輯電路稱為門級組合邏輯電路。③④邏輯圖邏輯表達(dá)式最簡表達(dá)式真值表確定功能②①2/4/2023603.4門級組合邏輯電路的分析和設(shè)計方法例：分析下圖電路的邏輯功能，已知此電路用于數(shù)據(jù)分類，試指出該電路的用途。解：①邏輯表達(dá)式：2/4/2023613.4門級組合邏輯電路的分析和設(shè)計方法②真值表：23571113③調(diào)整：④結(jié)論：分類出4位二進(jìn)制數(shù)中的素數(shù)2、3、5、7、11、13。2/4/202362例：試分析如下電路圖的邏輯功能。①邏輯函數(shù)表達(dá)式：3.4門級組合邏輯電路的分析和設(shè)計方法解：2/4/202363②邏輯真值表：③結(jié)論：當(dāng)DCBA表示的二進(jìn)制數(shù)小于或等于5時Yo為1，這個二進(jìn)制數(shù)大于5且小于11時Y1為1，當(dāng)這個二進(jìn)制數(shù)大于或等于11時Y2為1。因此，這個邏輯電路可以用來判別輸入的4位二進(jìn)制數(shù)數(shù)值的范圍。3.4門級組合邏輯電路的分析和設(shè)計方法2/4/202364二、門級組合邏輯電路的設(shè)計方法3.4門級組合邏輯電路的分析和設(shè)計方法工程上的最佳設(shè)計，通常需要用多個指標(biāo)去衡量，主要考慮的問題有以下幾個方面：①所用的邏輯器件數(shù)目最少，器件的種類最少，且器件之間的連線最少。這樣的電路稱“最小化”電路。②滿足速度要求，應(yīng)使級數(shù)最少，以減少門電路的延遲。③功耗小，工作穩(wěn)定可靠。所謂組合邏輯電路設(shè)計，就是根據(jù)給出的實際邏輯問題，求出實現(xiàn)這一邏輯功能的最佳邏輯電路。2/4/202365①邏輯抽象。將文字描述的邏輯命題轉(zhuǎn)換成真值表叫邏輯抽象。首先要分析邏輯命題，確定輸入、輸出變量；然后用二值邏輯的0、1兩種狀態(tài)分別對輸入、輸出變量進(jìn)行邏輯賦值，即確定0、1的具體含義；最后根據(jù)輸出與輸入之間的邏輯關(guān)系列出真值表。②根據(jù)真值表，寫出相應(yīng)的邏輯函數(shù)表達(dá)式。③將邏輯函數(shù)表達(dá)式化簡,并變換為與門電路相對應(yīng)的最簡式。④根據(jù)化簡的邏輯函數(shù)表達(dá)式畫出邏輯電路圖。⑤工藝設(shè)計。包括設(shè)計機箱、面板、電源、顯示電路、控制開關(guān)等等。最后還必須完成組裝、測試。

3.4門級組合邏輯電路的分析和設(shè)計方法組合邏輯電路的設(shè)計一般可按以下步驟進(jìn)行：邏輯圖③②①④實際邏輯問題真值表邏輯表達(dá)式最簡（或最合理）表達(dá)式2/4/2023663.4門級組合邏輯電路的分析和設(shè)計方法例：某工廠有三條生產(chǎn)線，耗電分別為1號線10kW，2號線20kW，3號線30kW，生產(chǎn)線的電力由兩臺發(fā)電機提供，其中1號機20kW，2號機40kW。試設(shè)計一個供電控制電路，根據(jù)生產(chǎn)線的開工情況啟動發(fā)電機，使電力負(fù)荷達(dá)到最佳配置。解：①邏輯抽象輸入變量：1～3號生產(chǎn)線以A、B、C表示，生產(chǎn)線開工為1，停工為0；輸出變量：1～2號發(fā)電機以Y1、Y2表示，發(fā)電機啟動為1，關(guān)機為0；邏輯真值表2/4/2023673.4門級組合邏輯電路的分析和設(shè)計方法②邏輯函數(shù)式③卡諾圖化簡

1111ABC0100011110Y1

ABC0100011110Y211111與或式：與非－與非式：2/4/2023683.4門級組合邏輯電路的分析和設(shè)計方法④邏輯電路圖與或式與非－與非式2/4/2023693.4門級組合邏輯電路的分析和設(shè)計方法例：有一大水箱由YS、YL兩臺水泵供水，水箱中設(shè)置了三個水位檢測元件A、B、C，如圖所示。水面低于檢測元件時，檢測元件輸出高電平，水面高于檢測元件時，檢測元件輸出低電平。現(xiàn)要求水位超過C點時，YS、YL停止工作；水位低于C點但高于B點時，YS單獨工作；水位低于B點但高于A點時，YL單獨工作；水位低于A點時，YS、YL同時工作。試設(shè)計此控制電路。解：①邏輯抽象輸入變量：水位檢測元件以A、B、C表示，低于檢測元件為1，高于為0；輸出變量：水泵以YS、YL表示，水泵工作為1，不工作為0；YSYLBAC示意圖邏輯真值表2/4/2023703.4門級組合邏輯電路的分析和設(shè)計方法②卡諾圖化簡

ABC0100011110YL

ABC0100011110YS×1×1××1×1×××③邏輯電路圖2/4/202371例：用與非門設(shè)計一個舉重裁判表決電路。設(shè)舉重比賽有3個裁判，一個主裁判和兩個副裁判。只有當(dāng)兩個或兩個以上裁判判明成功，并且其中有一個為主裁判時，表明舉重成功。3.4門級組合邏輯電路的分析和設(shè)計方法解：①邏輯抽象輸入變量：主裁判為A，副裁判為B、C。判明成功為1，失敗為0；輸出變量：舉重成功與否用變量Y表示，成功為1，失敗為0；邏輯真值表2/4/2023723.4門級組合邏輯電路的分析和設(shè)計方法②卡諾圖化簡

ABC0100011110Y111③邏輯電路圖2/4/2023733.5常用的邏輯電路一、編碼器（Encoder）用文字、符號或數(shù)碼表示特定對象的過程稱為編碼。在數(shù)字電路中用二進(jìn)制代碼表示有關(guān)的信號稱為二進(jìn)制編碼。實現(xiàn)編碼操作的電路就是編碼器。按照被編碼信號的不同特點和要求，有普通編碼器、優(yōu)先編碼器、二—十進(jìn)制編碼器之分。使用編碼技術(shù)可以大大減少數(shù)字電路系統(tǒng)中信號傳輸線的條數(shù)，同時便于信號的接收和處理。例如：一個由8個開關(guān)組成的鍵盤，直接接入：需要8條信號傳輸線；編碼器：只需要3條數(shù)據(jù)線。（每組輸入狀態(tài)對應(yīng)一組3位二進(jìn)制代碼）2/4/202374輸入：I0～I(xiàn)78個高電平信號，輸出：3位二進(jìn)制代碼Y2Y1Y0。故也稱為8線－3線編碼器。3.5常用的邏輯電路1.普通編碼器用n位二進(jìn)制代碼可對N≤2n個輸入信號進(jìn)行編碼，輸出相應(yīng)的n位二進(jìn)制代碼。特點：輸入I0～I(xiàn)7當(dāng)中只允許一個輸入變量有效，即取值為1（高電平有效）。三位二進(jìn)制普通編碼器2/4/2023753位二進(jìn)制編碼器的真值表邏輯表達(dá)式：(利用無關(guān)項化簡)3.5常用的邏輯電路2/4/2023763.5常用的邏輯電路2.二進(jìn)制優(yōu)先編碼器優(yōu)先編碼器：允許同時在n個輸入端有多個輸入信號有效，編碼器按輸入線編號的大小來排列優(yōu)先級，只對同時輸入的多個信號中優(yōu)先權(quán)最高的一個進(jìn)行編碼。設(shè)I7的優(yōu)先級別最高，I6次之，依此類推，I0最低。3位二進(jìn)制優(yōu)先編碼器的真值表2/4/202377邏輯表達(dá)式：3.5常用的邏輯電路2/4/202378如果要求輸出、輸入均為反變量，則只要在圖中的每一個輸出端和輸入端都加上反相器就可以了。3.5常用的邏輯電路8線-3線優(yōu)先編碼器

邏輯圖輸入：邏輯1(高電平）有效輸出：原碼輸出2/4/2023793.5常用的邏輯電路“開門”和“關(guān)門”的概念：與門Y&AB

B=1Y=A“開門”

B=0Y=0“關(guān)門”

B=0Y=A“開門”

B=1Y=1“關(guān)門”或門AYB≥1控制端2/4/2023803.5常用的邏輯電路集成8線－3線優(yōu)先編碼器74LS1482/4/2023813.5常用的邏輯電路8線－3線優(yōu)先編碼器74LS148邏輯符號圖擴展電路功能：G１門、G２門、G３門組成控制電路。①S－選通輸入端，低電平有效。②Ys－選通輸出端，低電平表示“電路工作，無編碼信號輸入”。③YEX－擴展輸出端，低電平表示“電路工作，有編碼信號輸入”。

2/4/2023823.5常用的邏輯電路74LS148功能表輸入：邏輯0(低電平）有效輸出：反碼輸出注意：2/4/202383例：試用兩片74LS148接成16線－4線優(yōu)先編碼器，將A0～A15

16個輸入信號編為二進(jìn)制編碼Z3Z2Z1Z0=0000～1111。其中A15的優(yōu)先權(quán)最高，A0的優(yōu)先權(quán)最低。3.5常用的邏輯電路電路擴展應(yīng)用：①輸入信號的連接；②級聯(lián)問題（芯片工作的優(yōu)先級）；③輸出信號的連接。解：①輸入信號需用兩片2/4/2023843.5常用的邏輯電路②級聯(lián)問題高優(yōu)先級低優(yōu)先級③輸出信號A15A8A7A0編碼10Z3111000111000Z2Z1Z001YEX(1)2/4/2023853.5常用的邏輯電路74LS148擴展的16線－4線優(yōu)先編碼器2/4/2023863.5常用的邏輯電路3.二－十進(jìn)制（BCD）優(yōu)先編碼器把I0～I(xiàn)9的十個狀態(tài)分別編碼成十個BCD碼。其中I9的優(yōu)先權(quán)最高，I0的優(yōu)先權(quán)最低。74LS147的功能表輸入：邏輯0(低電平）有效輸出：反碼輸出注意：2/4/202387二－十進(jìn)制（BCD）優(yōu)先編碼器74LS1472/4/2023883.5常用的邏輯電路二、譯碼器（Decoder）

譯碼是編碼的逆過程，即將具有特定含義的一組代碼“翻譯”出它的原意的過程叫譯碼。實現(xiàn)譯碼功能的邏輯電路稱為譯碼器。數(shù)字電路中，常用的譯碼器有二進(jìn)制譯碼器、二－十進(jìn)制譯碼器和顯示譯碼器。1.二進(jìn)制譯碼器設(shè)二進(jìn)制譯碼器的輸入端為n個，則輸出端為2n個，且對應(yīng)于輸入代碼的每一種狀態(tài)，2n個輸出中只有一個有效（為1或為0），其余全無效（為0或為1）。2線－4線譯碼器：2/4/2023893.5常用的邏輯電路輸入輸出ABY0Y1Y2Y30010000101001000101100012線－4線譯碼器真值表邏輯函數(shù)：2線－4線譯碼器電路2/4/202390S1,S2,S3為片選端，S1=1,S2+S3=0時，Gs輸出高電平，譯碼器處于工作狀態(tài)。3.5常用的邏輯電路3線－8線譯碼器74LS138：控制電路：2/4/2023913.5常用的邏輯電路控制門GS＝1時，輸出邏輯表達(dá)式：每個輸出對應(yīng)一個最小項2/4/2023923線－8線譯碼器74LS138的功能表S1S2+S3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y70xxxx11111111x1xxx1111111110000011111111000110111111100101101111110011111011111010011110111101011111101110110111111011011111111110輸出輸入3.5常用的邏輯電路片選選通，輸入某種狀態(tài)，則對應(yīng)的最小項輸出項為0。2/4/202393例：試用兩片3線－8線譯碼器74LS138組成4線－16線譯碼器，將輸入的4位二進(jìn)制代碼D3D2D1D0譯成16個獨立的低電平信號Z0～Z15。3.5常用的邏輯電路解：①輸出信號②輸入信號和級聯(lián)問題111片（2）工作譯碼0001111片（1）工作譯碼0000Z8～Z15Z0～Z7D2D1D0D32/4/2023943.5常用的邏輯電路74LS138擴展的4線－16線譯碼器2/4/2023953.5常用的邏輯電路4線－16線譯碼器74LS154：Y0Y1Y2Y3Y4Y5Y6Y7Y8Y9Y10Y11Y12Y13Y14Y15Sa

SbA3A2A1A074LS154控制電路：Sa和Sb為選通控制端:當(dāng)Sa=Sb=0時，譯碼器處于選通工作狀態(tài)，實現(xiàn)4線-16線譯碼；否則，譯碼器被封鎖，輸出Y0～Y15均為高電平。2/4/2023963.5常用的邏輯電路二進(jìn)制譯碼器的應(yīng)用很廣，典型的應(yīng)用有以下幾種：①實現(xiàn)存儲系統(tǒng)的地址譯碼；②實現(xiàn)邏輯函數(shù)；③帶使能端的譯碼器可用作數(shù)據(jù)分配器。2/4/202397用譯碼器實現(xiàn)邏輯函數(shù)①寫出函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式（最小項之和），并變換為與非-與非形式；②畫出用二進(jìn)制譯碼器和與非門實現(xiàn)這些函數(shù)的接線圖。

n線—2n線譯碼器有2n個代碼組合，包含了n變量函數(shù)的全部最小項。當(dāng)譯碼器的使能端有效時，每個輸出（一般為低電平輸出）對應(yīng)相應(yīng)的最小項,即。因此只要將函數(shù)的輸入變量加至譯碼器的地址輸入端，并在輸出端輔以少量的門電路，便可以實現(xiàn)邏輯函數(shù)。一般步驟：3.5常用的邏輯電路2/4/202398例：試?yán)?線－8線譯碼器74LS138設(shè)計一個多輸出的組合邏輯電路。輸出的邏輯函數(shù)式為：解：①最小項之和形式②化為與非－與非式3.5常用的邏輯電路2/4/202399③畫邏輯電路3.5常用的邏輯電路2/4/20231003.5常用的邏輯電路數(shù)據(jù)輸入地址碼輸入Y0Y1Y2Y3Y4Y5Y6Y7多路分配器框圖由地址碼切換控制，將各種輸入數(shù)據(jù)分時地傳遞給不同的輸出端，實現(xiàn)多路數(shù)據(jù)分配。多路數(shù)據(jù)分配器2/4/2023101地址碼輸入數(shù)據(jù)輸入“1”多路數(shù)據(jù)輸出3.5常用的邏輯電路例：利用3線-8線譯碼器構(gòu)成8路輸出的多路分配器。2/4/20231023.5常用的邏輯電路2.二－十進(jìn)制譯碼器二—十進(jìn)制譯碼器也稱BCD譯碼器，它的功能是將輸入的十進(jìn)制BCD碼(四位二元符號)譯成10個高、低電平輸出信號，因此也叫4—10譯碼器。74LS42邏輯電路2/4/20231033.5常用的邏輯電路二－十進(jìn)制譯碼器74LS42邏輯函數(shù)式2/4/2023104二－十進(jìn)制譯碼器74LS42的真值表3.5常用的邏輯電路74LS42有拒偽碼功能。2/4/20231053.5常用的邏輯電路3.顯示譯碼器驅(qū)動各種顯示器件，從而將用二進(jìn)制代碼表示的數(shù)字、文字、符號等翻譯成人們習(xí)慣的形式，并直觀地顯示出來的電路，稱為顯示譯碼器。①顯示器件發(fā)光二極管數(shù)碼管（LED數(shù)碼管）優(yōu)點：亮度高，響應(yīng)時間短；缺點：工作電流大。COMCOM2/4/2023106液晶顯示器（LCD）：液晶是一種既具有液體的流動性又具有晶體光學(xué)特性的有機化合物。外加電場能控制它的透明度和顯示的顏色，由此制成LCD。液晶顯示器兩個電極上加50HZ~500HZ的交變電壓。玻璃蓋板透明電極（正面電極）反射電極（公共電極）液晶加電場未加電場符號3.5常用的邏輯電路暗灰色優(yōu)點：功耗極低；缺點：亮度很低，響應(yīng)速度慢。透明色2/4/20231073.5常用的邏輯電路②BCD－七段顯示譯碼器驅(qū)動共陰極顯示器驅(qū)動共陽極顯示器輸出狀態(tài)為：

高電平或低電平輸出狀態(tài)為：

低電平或高阻態(tài)亮滅亮滅2/4/20231083.5常用的邏輯電路abcedfgh共陰極LED2/4/20231093.5常用的邏輯電路驅(qū)動電路（共陰極）（共陽極）上拉電阻限流電阻2/4/20231103.5常用的邏輯電路輔助控制端功能：①試燈輸入端LT：低電平有效。當(dāng)LT=0時，數(shù)碼管七段全亮,與輸入的譯碼信號無關(guān)。用于測試數(shù)碼管的好壞。②滅零輸入端RBI：低電平有效。當(dāng)LT=1，RBI=0時，且譯碼輸入為0的二進(jìn)制碼0000時，該位輸出不顯示，即0字被熄滅。當(dāng)譯碼輸入不為0時，該位正常顯示。用于消隱無效的0。如數(shù)據(jù)073.40可顯示為73.4。③滅燈輸入、滅零輸出端BI/RBO。此端可以作輸入端，也可以作輸出端。作輸入端使用時，如果BI=0時，數(shù)碼管七段全滅，與譯碼輸入無關(guān)。作輸出端使用時，受控于RBI和LT。當(dāng)RBI=0，LT=1，且輸入為0的二進(jìn)制碼0000時，即實現(xiàn)“滅零”時，RBO輸出低電平，即RBO=0，用以指示該片正處于滅零狀態(tài)。2/4/20231113.5常用的邏輯電路滅零輸入端RBI和滅零輸出端RBO配合使用，實現(xiàn)多位十進(jìn)制數(shù)碼顯示系統(tǒng)的整數(shù)前和小數(shù)后的滅零控制。如數(shù)據(jù)073.40可顯示為73.4。2/4/20231123.5常用的邏輯電路三、數(shù)據(jù)選擇器（DataSelector）數(shù)據(jù)選擇器又稱多路選擇器(Multiplexer,簡稱MUX)。每次在地址輸入的控制下，從多路輸入數(shù)據(jù)中選擇一路輸出，其功能類似于一個單刀多擲開關(guān)。

數(shù)據(jù)選擇器示意圖2/4/20231133.5常用的邏輯電路S0000A1A0Y00D001D110D211D31××0S4選1數(shù)據(jù)選擇器功能表S：選通控制端。

S=0時，數(shù)據(jù)選擇器工作；S=1時，Y=0輸出無效。2/4/20231143.5常用的邏輯電路3.5常用的邏輯電路4選1數(shù)據(jù)選擇器電路圖2/4/20231153.5常用的邏輯電路雙4選1數(shù)據(jù)選擇器74LS153邏輯表達(dá)式：公共的地址輸入端獨立的數(shù)據(jù)輸入端和輸出端選通控制端2/4/20231163.5常用的邏輯電路在CMOS集成電路中經(jīng)常用傳輸門組成數(shù)據(jù)選擇器。以雙4選1數(shù)據(jù)選擇器4539為例：2/4/2023117例：試用一片雙4選1數(shù)選器74LS153組成一個8選1數(shù)據(jù)選擇器。3.5常用的邏輯電路解：A2A1A0Y000～11D0～D3100～11D4～D72/4/20231183.5常用的邏輯電路8選1數(shù)據(jù)選擇器的邏輯表達(dá)式：8選1數(shù)據(jù)選擇器74LS151特點：輸出端為互補形式。2/4/2023119例：試用4選1數(shù)據(jù)選擇器74LS153實現(xiàn)如下邏輯函數(shù)的組合邏輯電路。解：邏輯函數(shù)變形為最小項之和形式比較可得：D0=0，D1=1，D2=1，D3=13.5常用的邏輯電路2/4/20231203.5常用的邏輯電路四、加法器（Adder）①半加器：不考慮低位進(jìn)位將兩個一位二進(jìn)制數(shù)A和B相加。1.一位加法器半加和向高位的進(jìn)位半加器真值表COSCOAB半加器邏輯符號

=1

&

A

B

S

C

O半加器電路圖

2/4/20231213.5常用的邏輯電路②全加器：需考慮低位進(jìn)位將兩個一位二進(jìn)制數(shù)A和B相加。全加器真值表全加和向高位的進(jìn)位2/4/2023122=1=1≥1≥1&&ABCISCO全加器邏輯電路COSCOABCICI全加器邏輯符號3.5常用的邏輯電路2/4/20231233.5常用的邏輯電路2.多位加法器：兩個多位二進(jìn)制數(shù)相加。①串行進(jìn)位加法器（模仿手工計算方式）首先求最低位的和，并將進(jìn)位向高位傳遞，由低向高逐次求各位的全加和，并依次將進(jìn)位向高位傳遞，直至最高位。每一位的相加結(jié)果都必須等到低一位進(jìn)位產(chǎn)生以后才能建立，傳輸延遲時間長（最差需要經(jīng)過4個全加器的延遲時間）。4位串行進(jìn)位加法器2/4/20231243.5常用的邏輯電路②超前進(jìn)位加法器在加法運算前，根據(jù)進(jìn)位COi是Ai-1,Ai-2,......,A0及Bi-1,Bi-2,......,B0的函數(shù)關(guān)系得到每個位的進(jìn)位CIi，這樣一次就可以完成整個加法運算。

COi=AiBi+(Ai+Bi)CIi

令Gi=AiBi，Pi=(Ai+Bi)則COi=Gi+PiCIi=Gi+PiCOi-1分析：COi=Gi+PiCOi-1=Gi+Pi(Gi-1+Pi-1COi-2)=......=Gi+PiGi-1+PiPi-1Gi-2+...+PiPi-1...P1G0+PiPi-1...P0C02/4/20231253.5常用的邏輯電路4位超前進(jìn)位加法器74LS283的邏輯圖只需經(jīng)過三級門電路的延遲時間，等價于1位全加器的時間延遲。2/4/20231263.5常用的邏輯電路例：試用兩片4位超前進(jìn)位加法器74LS283構(gòu)成一個8位加法器。解：低位芯片的高位進(jìn)位輸出端接高位芯片的低位進(jìn)位輸入端。高位低位2/4/2023127用來將兩個同樣位數(shù)的二進(jìn)制數(shù)A、B進(jìn)行比較，并能判別其大小關(guān)系的邏輯器件，叫做數(shù)值比較器。3.5常用的邏輯電路五、數(shù)值比較器（Comparator）1.一位數(shù)值比較器①A>B(A=1,B=0)則②A<B(A=0,B=1)則③A=B(A=B=0,A=B=1)則輸出函數(shù)式低電平有效2/4/2023128A2<B2A<BA0=B0A=BA0<B0A<BA0>B0A>B

3.5常用的邏輯電路2.多位數(shù)值比較器比較兩個多位數(shù)A和B，需從高向低逐位比較。如兩個4位二進(jìn)制數(shù)A3A2A1A0和B3B2B1B0進(jìn)行比較：A3<B3A<B

A3>B3A>B

A3=B3A2>B2A>B

A2=B2A1<B1A<BA1>B1A>B

A1=B12/4/20231293.5常用的邏輯電路集成4位數(shù)值比較器A’>B’A’=B’A’<B’：擴展輸入端，級聯(lián)時低位向高位的進(jìn)位位。若A=B時，要由這三位輸入來決定比較結(jié)果。A=A3A2A1A0，B=B3B2B1B0：比較數(shù)值輸入端。A>BA=BA<B：比較結(jié)果輸出端（高電平有效）。2/4/20231303.5常用的邏輯電路4585電路圖擴展輸入端只使用兩個輸出端“1”“0”（開門）2/4/20231313.5常用的邏輯電路4位數(shù)值比較器真值表2/4/20231323.5常用的邏輯電路TTL電路（74LS85）CMOS電路（4585）串聯(lián)擴展2/4/2023133例：試用兩片4585比較兩個7位二進(jìn)制數(shù)

C6C5C4C3C2C1C0和D6D5D4D3D2D1D0的大小。3.5常用的邏輯電路低位高位解：2/4/20231343.6單元級組合邏輯電路的設(shè)計和分析方法以模塊化的組合邏輯單元電路為主構(gòu)成的組合邏輯電路稱為單元級組合邏輯電路。①進(jìn)行邏輯抽象，列出邏輯真值表。②根據(jù)真值表，寫出相應(yīng)的邏輯函數(shù)表達(dá)式。③將邏輯函數(shù)表達(dá)式變換為適當(dāng)?shù)男问?，以滿足組合邏輯單元電路芯片的輸入、輸出要求。④根據(jù)變換的邏輯函數(shù)表達(dá)式畫出邏輯電路連接圖。

（切記：組合邏輯單元電路的附加控制端的連接！）

一、單元級組合邏輯電路的設(shè)計方法分析過程一般按下列步驟進(jìn)行：邏輯圖③②①④實際邏輯問題真值表邏輯表達(dá)式適當(dāng)?shù)倪壿嫳磉_(dá)式變換2/4/20231353.6單元級組合邏輯電路的設(shè)計和分析方法1.用譯碼器設(shè)計組合邏輯電路①寫出函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式（最小項之和），并變換為與非-與非形式；②畫出用二進(jìn)制譯碼器和與非門實現(xiàn)這些函數(shù)的接線圖。

n線—2n線譯碼器有2n個代碼組合，包含了n變量函數(shù)的全部最小項。當(dāng)譯碼器的使能端有效時，每個輸出（一般為低電平輸出）對應(yīng)相應(yīng)的最小項,即。因此只要將函數(shù)的輸入變量加至譯碼器的地址輸入端，并在輸出端輔以少量的門電路，便可以實現(xiàn)邏輯函數(shù)。一般步驟：2/4/20231363.6單元級組合邏輯電路的設(shè)計和分析方法例：試?yán)?線－8線譯碼器74LS138設(shè)計一個多輸出的組合邏輯電路。輸出的邏輯函數(shù)式為：解：①最小項之和形式②化為與非－與非式2/4/20231373.6單元級組合邏輯電路的設(shè)計和分析方法③畫邏輯電路2/4/2023138例：試?yán)?線－8線譯碼器產(chǎn)生一組多輸出邏輯函數(shù)。解：當(dāng)S=1時，3線—8線譯碼器各輸出端的函數(shù)式為：3.6單元級組合邏輯電路的設(shè)計和分析方法①將Z1～Z4化為最小項之和的形式：2/4/2023139②經(jīng)轉(zhuǎn)換得：Z1=m3m4m5m6Z2=m1m3m7Z3=m3m4m5m6m7Z4=m0m2m4m73.6單元級組合邏輯電路的設(shè)計和分析方法③畫邏輯圖2/4/20231403.6單元級組合邏輯電路的設(shè)計和分析方法2.用數(shù)據(jù)選擇器設(shè)計組合邏輯電路因為任何組合邏輯函數(shù)總可以用最小項之和的標(biāo)準(zhǔn)形式構(gòu)成。所以，利用數(shù)據(jù)選擇器的輸入Di來選擇地址變量組成的最小項mi，可以實現(xiàn)任何所需的組合邏輯函數(shù)。如果一個MUX的地址變量個數(shù)為n，則對這個2n選1的MUX的輸出具有標(biāo)準(zhǔn)與或表達(dá)式的形式。若組合邏輯函數(shù)的輸入變量為K個，MUX的地址變量為n個，則有三種情況：K＝n、K>n、K<n。2/4/20231413.6單元級組合邏輯電路的設(shè)計和分析方法①K＝n例：試用4選1數(shù)據(jù)選擇器74LS153實現(xiàn)如下邏輯函數(shù)的組合邏輯電路。解：邏輯函數(shù)變形為最小項之和形式比較可得：D0=0，D1=1，D2=1，D3=12/4/20231423.6單元級組合邏輯電路的設(shè)計和分析方法②K>n（K＝n+1）例：試用4選1數(shù)據(jù)選擇器74LS153實現(xiàn)如下邏輯函數(shù)的組合邏輯電路。解：邏輯函數(shù)變形為最小項之和形式比較可得：當(dāng)A1A0＝AB時，D0=C，D1=1，D2=C，D3=1選地址A1A0=AB2/4/20231433.6單元級組合邏輯電路的設(shè)計和分析方法練習(xí)：試用4選1數(shù)據(jù)選擇器74LS153實現(xiàn)如下邏輯函數(shù)的組合邏輯電路。2/4/20231443.6單元級組合邏輯電路的設(shè)計和分析方法③K<n例：試用8選1數(shù)據(jù)選擇器74LS151實現(xiàn)如下邏輯函數(shù)的組合邏輯電路。解：邏輯函數(shù)變形為最小項之和形式比較可得：A2=0，A1=A，A0=BD0=0，D1=1，D2=1，D3=0D4=D5=D6=D7=02/4/20231453.6單元級組合邏輯電路的設(shè)計和分析方法3.用加法器設(shè)計組合邏輯電路例：試用4位超前進(jìn)位加法器74LS283構(gòu)成4位減法器。解：設(shè)被減數(shù)為A3A2A1A0，減數(shù)為B3B2B1B0。由二進(jìn)制運算法則可知，A3A2A1A0減去B3B2B1B0等于A3A2A1A0加上B3B2B1B0的補碼。而補碼等于反碼加1。故B3B2B1B0的補碼可以利用非門求