CMOS邏輯電路的高級(jí)技術(shù)2

第六章：CMOS邏輯門(mén)電路的高級(jí)技術(shù)劉威wliu@Review:StaticComplementaryCMOSVDDF(In1,In2,…InN)In1In2InNIn1In2InNPUNPDNPUNandPDNareduallogicnetworks……靜態(tài)互補(bǔ)

CMOS–除開(kāi)關(guān)時(shí)間以外,沒(méi)有VDD到GND的直接低阻通道噪聲容限高邏輯擺幅大VOHandVOLareatVDDandGND,respectively低輸出阻抗,高輸入阻抗沒(méi)有VDDandGND直接通道(無(wú)靜態(tài)功耗)延遲時(shí)間是和負(fù)載電容和晶體管電阻相關(guān)上升和下降時(shí)間相差不大(合理設(shè)計(jì))動(dòng)態(tài)

CMOS–通過(guò)將電荷存儲(chǔ)在高阻結(jié)點(diǎn)來(lái)完成邏輯功能非常簡(jiǎn)單,速度更快高級(jí)邏輯門(mén)技術(shù)（與靜態(tài)互補(bǔ)CMOS邏輯相比）除了使用靜態(tài)互補(bǔ)邏輯門(mén)，在集成電路中大量使用其他結(jié)構(gòu)的邏輯門(mén)，來(lái)對(duì)速度面積等性能進(jìn)行優(yōu)化。邏輯門(mén)實(shí)現(xiàn)2－－

1?；パa(bǔ)CMOS邏輯

2。傳輸管邏輯

3。動(dòng)態(tài)CMOS邏輯邏輯門(mén)實(shí)現(xiàn)2－－

1?；パa(bǔ)CMOS邏輯

2。傳輸管邏輯

3。動(dòng)態(tài)CMOS邏輯串連/并聯(lián)工作NMOS晶體管輸入驅(qū)動(dòng)?xùn)藕驮?漏。當(dāng)輸入為高電平時(shí)，NMOS開(kāi)關(guān)關(guān)閉。Remember-NMOS晶體管強(qiáng)0弱1ABXYX=YifAandBXYABX=YifAorB串連/并聯(lián)工作PMOS晶體管輸入驅(qū)動(dòng)?xùn)藕驮?漏。當(dāng)輸入為低電平時(shí)，PMOS開(kāi)關(guān)關(guān)閉。Remember-PMOS晶體管通過(guò)強(qiáng)1，弱0。ABXYX=YifAandB=A+BXYABX=YifAorB=ABPassTransistor(PT)Logic（傳輸管邏輯）ABFB0互補(bǔ)CMOS邏輯需要2N個(gè)晶體管，傳輸管只需要N個(gè)

無(wú)靜態(tài)功耗

無(wú)比器件雙向工作A0BBFPassTransistor(PT)Logic（傳輸管邏輯）ABFB0A0BB=ABF=AB互補(bǔ)CMOS邏輯需要6個(gè)晶體管實(shí)現(xiàn)與邏輯，占用芯片面積是傳輸管與邏輯的6倍，傳輸管只需要2個(gè)晶體管。

無(wú)靜態(tài)功耗

無(wú)比器件雙向工作DifferentialPTLogic(CPL)（差分傳輸管邏輯）ABABPTNetworkFABABInversePTNetworkFFFF=ABAABF=ABBBBAND/NANDAABF=A+BBF=A+BBBOR/NORAAF=ABF=ABBBXOR/XNORAACPLFullAdderAABBCinCin!SumSumCout!CoutAABBBBCinCinCinCinCPLFullAdderAABBCinCin!SumSumCout!CoutAABBBBCinCinCinCinXOR/XNORXOR/XNORAND/NANDAND/NANDOR/NORSum=AB

CinCout=AB+(AB)Cin傳輸管邏輯缺陷：邏輯擺幅不夠

VTCofPTANDGateA0BBF=AB0.5/0.250.5/0.250.5/0.251.5/0.25B=VDD,A=0VDDA=VDD,B=0VDDA=B=0VDDVout,VVin,V單純的傳輸管邏輯是不能使信號(hào)再生的-在經(jīng)過(guò)許多連續(xù)的傳輸管級(jí)后可以看到信號(hào)逐漸減弱(在信號(hào)路徑中插入一個(gè)反相器可以使性能改進(jìn))傳輸管邏輯特點(diǎn)差分邏輯總是存在互補(bǔ)的輸入和輸出(

所以不需要額外的反相器)靜態(tài)門(mén),輸出結(jié)點(diǎn)總是通過(guò)一個(gè)低阻路徑連接到VDDorGND。設(shè)計(jì)具有模塊化的特點(diǎn);所有的門(mén)都采用完全相同的拓?fù)浣Y(jié)構(gòu)，只是輸入的排列不同而已.簡(jiǎn)單的XOR邏輯結(jié)構(gòu)使其在加法器中得到廣泛應(yīng)用速度快(假設(shè)串聯(lián)的晶體管數(shù)量較少)互補(bǔ)信號(hào)需要額外的布線(xiàn)開(kāi)銷(xiāo)邏輯擺幅不夠存在靜態(tài)功耗的問(wèn)題邏輯門(mén)不能直接串聯(lián)傳輸管邏輯后要緊跟一個(gè)反相器調(diào)整電平存在的缺陷問(wèn)題1：電壓擺幅不夠體效應(yīng)

–上拉時(shí)在x點(diǎn)產(chǎn)生大源區(qū)電壓VSB(B固定在GND而S充電到VDD)所以邏輯擺幅比較小Vx=VDD-(VTn0+((|2f|+Vx)-|2f|))In=0VDDVDDxOut0.5/0.250.5/0.251.5/0.25Time,nsVoltage,VInOutx=1.8VDS

B問(wèn)題2：靜態(tài)功耗Vx

不能上拉到VDD,而是VDD–VTnIn=VDDA=VDDVx=VDD-VTnM1M2

BSDVX下降產(chǎn)生靜態(tài)功耗(M2

柵電壓為VDD–VTn,M2可能處在飽和狀態(tài)，從而存在fromVDDtoGND的短路通道)VGS由于傳輸管的輸出電壓會(huì)有Vtn的電壓下降，一般采用反相器在邏輯之間進(jìn)行隔離。靜態(tài)功耗就在這個(gè)反相器上產(chǎn)生。問(wèn)題3：不能直接串聯(lián)B=VDDOutM1yM2Swingony=VDD-VTn1-VTn2xM1B=VDDOutyM2Swingony=VDD-VTn1C=VDDA=VDDC=VDDA=VDD傳輸管鏈接方式不能將一個(gè)傳輸管的輸出鏈接到另一個(gè)傳輸管的柵極輸入上右邊的邏輯能正常工作，但是也存在著靜態(tài)功耗，從而減小了噪聲容限。x=VDD-VTn1GSGS如何解決傳輸管的缺陷問(wèn)題傳輸門(mén)的缺陷根源來(lái)自于輸出高電平達(dá)不到VDD，可以使用如下方法進(jìn)行改進(jìn)。1：電平恢復(fù)2：零Vth傳輸管3：使用傳輸門(mén)方案解決方案1:電平恢復(fù)如果要正確工作，Mr

尺寸必須要設(shè)計(jì)好(有比邏輯)這是我們第一次接觸到有比邏輯，后面還要多次使用這種方法。有比邏輯在優(yōu)化單元電路性能時(shí)大量用到。LevelRestorerM1M2A=0MnMrxBOut=1off=0A=1Out=0on1X點(diǎn)不是在VDD就是在GND(由于電平恢復(fù))無(wú)靜態(tài)功耗在電平恢復(fù)器和傳輸管中沒(méi)有靜態(tài)電流路徑存在，因?yàn)榛謴?fù)器只有在A為高電平時(shí)才有效瞬態(tài)電平恢復(fù)電路的響應(yīng)曲線(xiàn)Voltage,VTime,psW/Lr=1.75/0.25W/Lr=1.50/0.25W/Lr=1.25/0.25W/Lr=1.0/0.25W/Ln=0.50/0.25W/L2=1.50/0.25W/L1=0.50/0.25nodexnevergoesbelowVMofinvertersooutputneverswitches恢復(fù)器對(duì)功耗和速度都有影響:增加x點(diǎn)電容,邏輯門(mén)速度減慢;增加tr(但是降低tf)PSPICE模擬電平恢復(fù)功能電平恢復(fù)電路在集成電路中有著廣泛的應(yīng)用。其能以最小的代價(jià)對(duì)單元電路性能進(jìn)行優(yōu)化。但是使用電平恢復(fù)電路必須要進(jìn)行仔細(xì)的設(shè)計(jì)。這種電路是一種有比電路，也就是說(shuō)電路中MOS管的尺寸必須按比例變化。作業(yè)：實(shí)現(xiàn)課堂演示所完成的功能解決方案2:多閾值（VT

）晶體管Technologysolution:使用零VTNMOS傳輸管器件來(lái)消除大部分閾值損失。同時(shí)要注意，器件的體效應(yīng)仍然會(huì)阻止全擺幅達(dá)到VDD)采用零閾值晶體管對(duì)功耗有負(fù)面影響，這是由于(evenifVGSisbelowVT)，也依然會(huì)有亞閾值電流流過(guò)傳輸管，而亞閾值電流大小隨閾值電壓減小指數(shù)增加。OutIn2=0VIn1=2.5VA

=2.5VB

=0VlowVTtransistorssneakpathonoffbutleaking解決方案3:傳輸門(mén)邏輯(TGs)柵信號(hào)控制的全擺幅雙向邏輯門(mén)。A=BifC=1ABCCABCCBC=VDDC=GNDA=VDDBC=VDDC=GNDA=GND解決方案3:傳輸門(mén)邏輯(TGs)ABCCABCCBC=VDDC=GNDA=VDDBC=VDDC=GNDA=GND柵信號(hào)控制的全擺幅雙向邏輯門(mén)。A=BifC=1傳輸門(mén)等效電阻Vout,VResistance,kRpRn2.5V0V2.5VVoutRpRnReqW/Ln=0.50/0.25W/Lp=0.50/0.25TG多路開(kāi)關(guān)GNDVDDIn1In2SSSSSSSIn2In1FFF=!(In1S+In2

S)傳輸門(mén)邏輯避免了傳輸管邏輯導(dǎo)致的靜態(tài)功耗，但是其占用的晶體管數(shù)量是原來(lái)的兩倍?？梢酝ㄟ^(guò)巧妙的設(shè)計(jì)來(lái)減少晶體管使用數(shù)量。傳輸門(mén)XORBAAB！B！BBA傳輸門(mén)XOR變形BAAB1offoffaninverterB!A0ononA!B傳輸門(mén)全加器SumCoutABCinXORXORMUX=AB

CinCout=(A

S+Cin

S)其中S=AB總結(jié)以上幾種傳輸管電路各有有缺點(diǎn)，在實(shí)際的應(yīng)用中可以根據(jù)要求選擇不同的實(shí)現(xiàn)方式。邏輯門(mén)實(shí)現(xiàn)3－－

1?；パa(bǔ)CMOS邏輯

2。傳輸管邏輯

3。動(dòng)態(tài)CMOS邏輯動(dòng)態(tài)門(mén)原理In1In2PDNIn3MeMpCLKCLKOutCLOutCLKCLKABCMpMe兩相工作

預(yù)充電

(CLK=0)

求值

(CLK=1)動(dòng)態(tài)門(mén)原理In1In2PDNIn3MeMpCLKCLKOutCLOutCLKCLKABCMpMeonoff1offon!((A&B)|C)兩相工作

預(yù)充電

(CLK=0)預(yù)充電期間，輸出無(wú)意義

求值

(CLK=1)輸出情形一旦傳輸門(mén)的輸出被放電，其在下一個(gè)預(yù)充電過(guò)程來(lái)臨之前無(wú)法再充電。在求值階段，輸入狀態(tài)最多只能有一個(gè)翻轉(zhuǎn).輸出在求值和求值后可能處在高輸出阻抗?fàn)顟B(tài)，門(mén)狀態(tài)儲(chǔ)存在CL動(dòng)態(tài)門(mén)特性1邏輯功能由NMOS下拉網(wǎng)絡(luò)實(shí)現(xiàn)所需晶體管數(shù)目N+2(互補(bǔ)CMOS邏輯需要2N個(gè))。只使用一個(gè)PMOS(PMOS占用更多面積)所以比靜態(tài)CMOS相比有更小的面積。最大邏輯擺幅(VOL=GNDandVOH=VDD)無(wú)比邏輯門(mén)–器件尺寸不影響邏輯功能（但是對(duì)性能有影響）開(kāi)關(guān)速度快減少晶體管的數(shù)目，從而減小輸入電容(Cint)，從而減小了邏輯努力減少了扇出電容

(Cext)，從而減小了負(fù)載電容。無(wú)短路電流Isc,所有的電流通過(guò)下拉網(wǎng)絡(luò)對(duì)CL放電由于預(yù)充值,tpLH=0；但是存在放電延遲時(shí)間tpHL動(dòng)態(tài)門(mén)特性2功耗降低因素只有動(dòng)態(tài)功耗–無(wú)短路電流更低的負(fù)載電容CL-包括Cint(因?yàn)楦俚穆┘?jí)連接到輸出端)and輸出電容Cext(每個(gè)輸出門(mén)只包括一個(gè)門(mén)，而互補(bǔ)邏輯需要兩個(gè)門(mén))每個(gè)工作周期最多有一次翻轉(zhuǎn)，所以沒(méi)有毛刺產(chǎn)生的動(dòng)態(tài)功耗。功耗提高因素翻轉(zhuǎn)概率更高時(shí)鐘引起的額外電容一旦輸入信號(hào)超過(guò)VTn

，晶體管開(kāi)始放電,所以把門(mén)的開(kāi)關(guān)閾值VM,VIHandVIL

都設(shè)為VTn是合理的。噪聲容限較低(NML)需要預(yù)充值時(shí)鐘四輸入NAND動(dòng)態(tài)邏輯性能CLKCLKIn1In2In3In4OutIn&CLKOutTime,nsVoltage#TrnsVOHVOLVMNMHNMLtpHLtpLHtpre62.5V0VVTn2.5-VTnVTn110ps0ns83psEvaluatePrecharge動(dòng)態(tài)門(mén)的參數(shù)與時(shí)間有關(guān)輸出電壓的下降數(shù)量與輸入電壓以及允許的求值時(shí)間密切相關(guān).如果求值時(shí)間很短，那么噪聲電壓必須很大才會(huì)破壞信號(hào)，也就是說(shuō)，翻轉(zhuǎn)電壓VM與工作頻率相關(guān)。.VGCLKVout

(VG=0.55)Vout

(VG=0.5)Vout

(VG=0.45)動(dòng)態(tài)門(mén)的功耗In1In2PDNIn3MeMpCLKCLKOutCL只在Out=0時(shí)消耗功耗動(dòng)態(tài)邏輯在功耗方面的優(yōu)勢(shì)：1，其實(shí)際電容較小，因?yàn)閯?dòng)態(tài)邏輯使用 較少晶體管2，動(dòng)態(tài)邏輯門(mén)每個(gè)時(shí)鐘周期最多翻轉(zhuǎn)一次 無(wú)毛刺發(fā)生。3，動(dòng)態(tài)邏輯門(mén)不存在短路功耗，因?yàn)榍笾?時(shí)上拉路徑不導(dǎo)通。動(dòng)態(tài)功耗與信號(hào)概率相關(guān)ABOut001010100110動(dòng)態(tài)2-輸入NOR門(mén)假設(shè)輸入信號(hào)概率PA=1=1/2PB=1=1/2翻轉(zhuǎn)概率為P01=Pout=0xPout=1

=3/4x1=3/4動(dòng)態(tài)門(mén)有更高的開(kāi)關(guān)活動(dòng)因子!P01=Pout=0動(dòng)態(tài)門(mén)的實(shí)際設(shè)計(jì)動(dòng)態(tài)門(mén)由于節(jié)省芯片面積，速度快，功耗低，便于結(jié)合時(shí)鐘控制等諸多優(yōu)點(diǎn)，在現(xiàn)代集成電路中得到了廣泛的應(yīng)用。但是由于其輸出阻抗非常大，所以容易被外界環(huán)境影響。在實(shí)際的設(shè)計(jì)工作中，我們要對(duì)以下四種情況進(jìn)行小心的設(shè)計(jì)。1：電荷泄漏2：電荷分享3：電容耦合4：回柵耦合動(dòng)態(tài)門(mén)設(shè)計(jì)考慮因素1:電荷泄漏CLCLKCLKOutA=0MpMe最小的時(shí)鐘速率為幾kHzLeakagesourcesCLKVOutPrechargeEvaluate1234電荷泄漏影響輸出電壓穩(wěn)定在一個(gè)中間電壓值，其大小由上拉網(wǎng)絡(luò)和下拉網(wǎng)絡(luò)的漏電電阻決定。一旦輸出電壓降到低于扇出邏輯門(mén)的開(kāi)關(guān)閾值，這個(gè)輸出就被認(rèn)為是一個(gè)低電壓。.CLKOut電荷泄漏解決方案CLCLKCLKMeMpAB!OutMkp類(lèi)似于傳輸門(mén)邏輯的電平恢復(fù)Keeper利用上拉路徑進(jìn)行電流補(bǔ)償.雙反相器結(jié)構(gòu)，需要要有比設(shè)計(jì)作業(yè)這是電平恢復(fù)的第二次使用。

請(qǐng)利用HSPICE模擬上面使用電平恢復(fù)PMOS的動(dòng)態(tài)邏輯門(mén)。對(duì)電平恢復(fù)PMOS的尺寸進(jìn)行仔細(xì)的設(shè)計(jì)，避免出現(xiàn)邏輯錯(cuò)誤。動(dòng)態(tài)門(mén)設(shè)計(jì)考慮因素2:電荷分享CLCLKCLKCaCbB=0AOutMpMe預(yù)充電時(shí)電荷存儲(chǔ)在CL

，求值時(shí)即使不放電，電荷也可能重新分配到CL

和CA

。這會(huì)導(dǎo)致輸出電壓有所下降，甚至導(dǎo)致邏輯錯(cuò)誤.當(dāng)輸出電壓上Vout的電壓降Vout

=-VDD

(Ca/(Ca+CL))足夠大，以至于輸出電壓下降到開(kāi)關(guān)閾值VM以下時(shí)，邏輯錯(cuò)誤就產(chǎn)生了。.電荷共享的計(jì)算B=0ClkXCLCaCbAOutMpMaVDDMbClkMe電荷共享例子Cy=50fFCLKCLKA!AB!BB!BC!Cy=ABCCa=15fFCc=15fFCb=15fFCd=10fF什么條件下會(huì)造成結(jié)點(diǎn)y上電壓降的最壞情況(假設(shè)預(yù)充值工作期間所有輸入位于低電平.)Loadinverterabdc電荷共享例子Cy=50fFCLKCLKA!AB!BB!BC!Cy=ABCCa=15fFCc=15fFCb=15fFCd=10fFLoadinverterabdcVout

=-VDD

((Ca+Cc)/((Ca

+Cc)+Cy))=-2.5V*(30/(30+50))=-0.94V什么條件下會(huì)造成結(jié)點(diǎn)y上電壓降的最壞情況(假設(shè)預(yù)充值工作期間所有輸入位于低電平.)電荷共享解決方案CLKCLKMeMpABOutMkpCLK利用時(shí)鐘驅(qū)動(dòng)的晶體管對(duì)內(nèi)部結(jié)點(diǎn)進(jìn)行預(yù)充值(其會(huì)導(dǎo)致功耗和面積的增加)動(dòng)態(tài)門(mén)設(shè)計(jì)考慮因素3:電容耦合CL1CLKCLKB=0A=0Out1MpMeOut2CL2In=0->1動(dòng)態(tài)NAND靜態(tài)NAND=1=1->0電路對(duì)串?dāng)_的影響非常敏感原因1)結(jié)點(diǎn)的高輸出阻抗2)電容耦合靜態(tài)門(mén)輸入的翻轉(zhuǎn)可能會(huì)造成該門(mén)的輸出變?yōu)榈碗娖?。這一輸出變化又會(huì)通過(guò)晶體管M4的電容耦合到這個(gè)門(mén)的輸入端M1M2M3M4M5M6回柵電容耦合效應(yīng)VoltageTime,nsCLKInOut1Out2這一耦合使得Out1電壓顯著下降，從而使得out2電壓不能完全下降到0伏。而且會(huì)有少量的靜態(tài)功耗產(chǎn)生。嚴(yán)重的時(shí)候可能會(huì)導(dǎo)致邏輯錯(cuò)誤。動(dòng)態(tài)門(mén)設(shè)計(jì)考慮因素4:時(shí)鐘饋通CLCLKCLK0->1BAOut1->1+MpMe時(shí)鐘電壓的快速上升和下降可以通過(guò)電容耦合到輸出。.從而導(dǎo)致輸出電壓高于電源電壓VDD.電容耦合的一種特殊情況是時(shí)鐘饋通，他是在預(yù)充電器件的時(shí)鐘輸入和動(dòng)態(tài)輸出結(jié)點(diǎn)之間的電容耦合引起的效應(yīng)。時(shí)鐘饋通CLKCLKIn1In2In3In4OutIn&CLKOutTime,nsVoltage時(shí)鐘饋通時(shí)鐘饋通串聯(lián)動(dòng)態(tài)門(mén)CLKCLKOut1InMpMeMpMeCLKCLKOut2VtCLKOut1Out2VVTn在求值階段。輸入只有01翻轉(zhuǎn)才能被允許，!In=Vdd問(wèn)題：其邏輯特性的惡化受到什么影響最大?1:時(shí)鐘翻轉(zhuǎn)斜率2：邏輯門(mén)延遲特性解決方案1：多米諾邏輯In1In2PDNIn3MeMpCLKCLKOut1In4PDNIn5MeMpCLKCLKOut2Mkp11100001為什么稱(chēng)為多米諾邏輯？In1CLKCLKIniPDNInjIniInjPDNIniPDNInjIniPDNInjLikefallingdominos!多米諾邏輯特點(diǎn)只有非反相邏輯才能執(zhí)行利用簡(jiǎn)單的布爾變換來(lái)重新組織邏輯。利用差分多米諾邏輯使用np-CMOS(zipper)非常高的速度只存在上升沿延遲，下降沿延遲tpHL=0可以調(diào)整反相器的尺寸使之與扇出匹配。差分(雙軌)多米諾ABMeMpCLKCLK!Out=!(AB)!A!BCLKOut=ABMp1010有保持電路的差分(雙軌)多米諾ABMeMpCLKCLK!Out=!(AB)!A!BMkpCLKOut=ABMkpMpDuetoitshigh-performance,differentialdominoisverypopularandisusedinseveralcommercialmicroprocessors!1010onoff解決方案2：np-CMOSIn1In2PDNIn3MeMpCLKCLKOut1In4PUNIn5MeMp!CLK!CLKOut2(toPDN)11100001Only0