數(shù)字電子技術(shù) 第二章 集成邏輯門

第2章集成邏輯門邏輯門是一個能夠?qū)崿F(xiàn)特定邏輯關(guān)系的單元電路，有多個輸入端、1個輸出端。目前，常用的邏輯門都制成了集成電路，有TTL集成邏輯門和CMOS集成邏輯門兩大類。每一大類中，根據(jù)所實現(xiàn)的邏輯功能可分為非門、與非門、或非門等不同類型。在同一個類型的邏輯門中，根據(jù)輸入端的個數(shù)又分為2輸入端、3輸入端、4輸入端等不同型號。本章主要介紹集成邏輯門的識別與使用、集成邏輯門的功能測試。第2章集成邏輯門本章要點TTL邏輯門CMOS邏輯門集成邏輯門的功能測試2.1TTL邏輯門

TTL邏輯門是一種晶體三極管集成電路，通常一個集成塊內(nèi)包含多個相同的邏輯門。由于TTL集成電路生產(chǎn)工藝成熟、產(chǎn)品參數(shù)穩(wěn)定、工作可靠、開關(guān)速度高，因此，獲得了廣泛的應(yīng)用。在實際應(yīng)用中，TTL邏輯門產(chǎn)品型號較多，國外型號有HD74××系列、SN74××系列等，國內(nèi)的型號是CT××。2.1.1任務(wù)描述

1.查閱圖2.1所示TTL集成邏輯門的功能。（a）74LS00（b）74LS02（c）74LS01圖2.1TTL集成邏輯門

2.1.1任務(wù)描述

2.根據(jù)圖2.2（a）所示連接電路，分別閉合、斷開開關(guān)S1、S2，觀察發(fā)光二極管發(fā)光情況，將觀察結(jié)果分別記錄于表2.1。

圖2.2（a）與非門邏輯功能測試2.1.1任務(wù)描述

3.根據(jù)圖2.2（b）所示連接電路，分別閉合、斷開開關(guān)S1、S2，觀察發(fā)光二極管發(fā)光情況，將觀察結(jié)果分別記錄于表2.2。

圖2.2（b）或非門邏輯功能測試2.1.2TTL與非門

1.74LS0074LS00是4個2輸入端TTL與非門，每個與非門都能夠?qū)崿F(xiàn)2個輸入邏輯變量的“與非”邏輯功能。其中1、2、3腳構(gòu)成1個與非門，4、5、6腳構(gòu)成1個與非門，9、10、8腳構(gòu)成1個與非門，12、13、11腳構(gòu)成1個與非門，14腳接供電電源，7腳為接地端。其引腳排列如圖2.3所示。圖2.374LS00引腳排列

2.1.2TTL與非門

1.74LS10

74LS10是3個3輸入端TTL與非門，每個與非門都能夠?qū)崿F(xiàn)3個輸入邏輯變量的“與非”邏輯功能。其中1、2、13、12腳構(gòu)成1個與非門，3、4、5、6腳構(gòu)成1個與非門，9、10、11、8腳構(gòu)成1個與非門，14腳接供電電源，7腳為接地端。其引腳排列如圖2.4所示。圖2.474LS10引腳排列

2.1.2TTL與非門

1.74LS2074LS20是2個4輸入端TTL與非門，每個與非門都能夠?qū)崿F(xiàn)4個輸入邏輯變量的“與非”邏輯功能。其中1、2、4、5、6腳構(gòu)成1個與非門，9、10、12、13、8腳構(gòu)成1個與非門，14腳接供電電源，7腳為接地端。其引腳排列如圖2.5所示。圖2.574LS20引腳排列

2.1.3TTL或非門

1.74LS0274LS02是4個2輸入端TTL或非門，每個或非門都能夠?qū)崿F(xiàn)2個輸入邏輯變量的“或非”邏輯功能。其中2、3、1腳構(gòu)成1個或非門，5、6、4腳構(gòu)成1個或非門，8、9、10腳構(gòu)成1個或非門，11、12、13腳構(gòu)成1個或非門，14腳接供電電源，7腳為接地端。引腳排列如圖2.6所示。圖2.674LS02引腳排列

2.1.3TTL或非門

1.74LS2774LS27是3個3輸入端TTL或非門，每個或非門都能夠?qū)崿F(xiàn)3個輸入邏輯變量的“或非”邏輯功能。其中1、2、13、12腳構(gòu)成1個或非門，3、4、5、6腳構(gòu)成1個或非門，9、10、11、8腳構(gòu)成1個或非門，14腳接供電電源，7腳為接地端。其引腳排列如圖2.7所示。圖2.774LS27引腳排列

2.1.3TTL或非門

1.74257425是2個4輸入端TTL或非門，每個或非門都能夠有選擇地實現(xiàn)4個輸入邏輯變量的“或非”邏輯功能。其中1、2、3、4、5、6腳構(gòu)成1個或非門，1、2、4、5腳為輸入端，3腳為選通端，6腳為輸出端；8、9、10、11、12、13腳構(gòu)成1個或非門，9、10、12、13腳為輸入端，11腳為選通端，8腳為輸出端；14腳接供電電源；7腳接地。當(dāng)選通端（3腳、11腳）為高電平“1”時，相應(yīng)的或非門選通，實現(xiàn)或非邏輯功能。其引腳排列如圖2.8所示。圖2.87425引腳排列

2.1.4其他TTL邏輯門

1.OC門OC門是一種特殊的TTL與非門，它是將TTL與非門輸出級三極管的集電極開路后得到的。一個OC門與相同輸入端的與非門的邏輯功能相同，邏輯符號如圖2.9所示。

圖2.9OC門邏輯符號2.1.4其他TTL邏輯門

4個2輸入端OC門74LS01的引腳排列如圖2.10所示。其中2、3、1腳構(gòu)成1個OC門，5、6、4腳構(gòu)成1個OC門，8、9、10腳構(gòu)成1個OC門，11、12、13腳構(gòu)成1個OC門，14腳接供電電源；7腳接地。圖2.1074LS01引腳排列2.1.4其他TTL邏輯門

1.OC門OC門是一種特殊的TTL與非門，它是將TTL與非門輸出級三極管的集電極開路后得到的。一個OC門與相同輸入端的與非門的邏輯功能相同，邏輯符號如圖2.9所示。

圖2.9OC門邏輯符號2.1.4其他TTL邏輯門

OC門使用時，必須在輸出端與供電電源之間外接一個負(fù)載電阻（通常稱為上拉電阻），如圖2.11所示。

圖2.11OC門的使用

2.1.4其他TTL邏輯門當(dāng)兩個OC門輸出端并聯(lián)時，如圖2.12所示，實現(xiàn)“線與”邏輯功能。即兩個OC門輸出端并聯(lián)后的輸出Y與單個OC門的輸出Y1、Y2之間具有“與”邏輯的關(guān)系，Y＝Y(jié)1Y2。就輸出Y與兩個OC門的輸入A、B和C、D之間的邏輯關(guān)系而言，實際上實現(xiàn)的是“與或非”邏輯功能，Y＝。

圖2.12OC門輸出端并聯(lián)2.1.4其他TTL邏輯門2.三態(tài)門三態(tài)門具有高電平、低電平、高電阻三種輸出狀態(tài)。與普通邏輯門相比，三態(tài)門多了一個使能控制端，圖2.13所示是三態(tài)緩沖器的邏輯符號。圖2.13三態(tài)緩沖器邏輯符號圖中，使能端低電平有效。即：當(dāng)=0時，其邏輯功能與普通的緩沖器相同；而當(dāng)=1時，輸出端呈現(xiàn)高阻狀態(tài)，相當(dāng)于斷路。2.1.4其他TTL邏輯門

利用三態(tài)門可實現(xiàn)信號傳輸控制。圖2.15所示是由4個三態(tài)緩沖器構(gòu)成的單向總線。當(dāng)1、2、3、4輪流為低電平“0”時，輸入信號A1、A2、A3、A4輪流被送到總線上，而其他三態(tài)門由于端為高電平“1”而處于高阻狀態(tài)。圖2.15用三態(tài)門構(gòu)成的單向總線2.1.4其他TTL邏輯門圖2.16所示是三態(tài)8總線收發(fā)器74LS245的引腳排列。74LS245在使能端和方向控制端DIR控制下，可實現(xiàn)數(shù)據(jù)的雙向傳輸。當(dāng)使能端為高電平“1”時，收發(fā)器處于高阻態(tài)。當(dāng)使能端為低電平“0”時，若方向控制端DIR為低電平“0”，則B端為數(shù)據(jù)、A端為總線，B數(shù)據(jù)傳輸?shù)紸總線；若方向控制端DIR為高電平“1”，則A端為數(shù)據(jù)、B端為總線，A數(shù)據(jù)傳輸?shù)紹總線。圖2.16三態(tài)8總線收發(fā)器74LS2452.1.4其他TTL邏輯門74LS245的功能表如表2.4所示。2.1.4其他TTL邏輯門3.異或門常用的TTL異或門是74LS86，引腳排列如圖2.17所示。其中1、2、3腳構(gòu)成1個異或門，4、5、6腳構(gòu)成1個異或門，9、10、8腳構(gòu)成1個異或門，12、13、11腳構(gòu)成1個異或門，14腳接供電電源，7腳接地。圖2.174個異或門74LS862.1.4其他TTL邏輯門74LS86的功能表如表2.5所示。2.1.5TTL邏輯門的使用1.型號識讀TTL集成邏輯門的型號有74××、74H××、74S××、74LS××之分。其中：74××是標(biāo)準(zhǔn)系列，74H××是高速系列，74S××是肖特基系列，74LS××是低功耗肖特基系列。4個系列中，以74LS××的綜合性能最佳，應(yīng)用最廣。

2.1.5TTL邏輯門的使用2.參數(shù)識讀通常，TTL邏輯門的制造商會以產(chǎn)品說明書的形式給出該產(chǎn)品推薦的工作條件、電氣特性、外形尺寸、引腳間距等參數(shù)。這些參數(shù)是正確使用TTL邏輯門的依據(jù)，在實際應(yīng)用中，應(yīng)養(yǎng)成使用產(chǎn)品前查閱說明書的習(xí)慣。2.1.5TTL邏輯門的使用表2.6所示是74LS00的主要參數(shù)。2.1.5TTL邏輯門的使用圖2.18所示是74LS00的外形尺寸、引腳間距。圖2.1874LS00外形尺寸、引腳間距（單位為mm）2.1.5TTL邏輯門的使用

3.閑置輸入端的處理（1）暫時不用的“與”輸入端，可通過1k電阻接電源，如圖2.19（a）所示。對暫不使用的“或”輸入端應(yīng)接地（接地相當(dāng)于接低電平0）。圖2.19（a）與非門閑置輸入端的處理方法

2.1.5TTL邏輯門的使用（2）將不使用的輸入端并接在使用的輸入端上，如圖2.19（b）所示。這種處理方法影響電路的工作速度，在實際應(yīng)用中一般不采用。（3）不使用的“與”輸入端可以懸空，或者剪短，如圖2.19（c）所示。懸空的輸入端容易接收各種干擾信號，導(dǎo)致工作不穩(wěn)定，一般不采用。

圖2.19與非門閑置輸入端的處理方法（b）（c）2.1.5TTL邏輯門的使用4.注意事項（1）安裝時，要注意集成塊引腳的排列順序，接插集成塊用力適度，防止引腳折傷。（2）焊接時，用25W電烙鐵較合適，焊接時間不宜過長。（3）調(diào)試時，要注意電源電壓的大小和極性，盡量穩(wěn)定在+5V，以免損壞集成塊。（4）連接線應(yīng)盡量短。若連接線不能縮短時，要考慮加屏蔽措施，防止外界電磁干擾的影響。（5）當(dāng)外加輸入信號的上升沿或下降沿不能滿足要求時（<50ns/V），應(yīng)用施密特觸發(fā)器整形后再作為邏輯門的輸入信號。（6）當(dāng)輸出端接容性負(fù)載而電阻值為0時，應(yīng)在輸出端接一個電阻R。一般來說，C>100pF時，R取值約180Ω。

2.2CMOS邏輯門CMOS邏輯門是另一種集成邏輯門，集成電路內(nèi)部是場效晶體管。由于場效晶體管集成電路制造工藝簡單、集成度高、功耗低，因此在實際應(yīng)用中也非常普及?？晒┻x擇的CMOS邏輯門產(chǎn)品的型號較多，國外型號有CD××系列、SN74AC××系列等，國內(nèi)的型號是CC××系列。2.2.1任務(wù)描述1.查閱圖2.20所示CMOS集成邏輯門的功能。圖2.20CMOS集成邏輯門（a）（b）（c）2.2.1任務(wù)描述2.根據(jù)圖2.21所示連接電路，分別閉合、斷開開關(guān)S，觀察發(fā)光二極管發(fā)光情況，將觀察結(jié)果分別記錄于表2.7。

圖2.21CD4069邏輯功能測試

2.2.2CMOS非門

6個CMOS非門CD4069的引腳排列如圖2.22所示，每個非門都能夠?qū)崿F(xiàn)輸入邏輯變量的“非”邏輯功能。其中1、2腳構(gòu)成1個非門，3、4腳構(gòu)成1個非門，5、6腳構(gòu)成1個非門，9、8腳構(gòu)成1個非門，11、10腳構(gòu)成1個非門，13、12腳構(gòu)成1個非門，14腳接供電電源，7腳接地。圖2.22非門CD4069引腳排列

2.2.3CMOS與非門

4個2輸入端CMOS與非門CD4011的引腳排列如圖2.23所示。其中1、2、3腳構(gòu)成1個與非門，5、6、4腳構(gòu)成1個與非門，8、9、10腳構(gòu)成1個與非門，8、9腳為輸入端，10腳為輸出端；12、13、11腳構(gòu)成1個與非門，14腳接供電電源，7腳接地。圖2.23CD4011引腳排列

2.2.3CMOS與非門除CD4011外，還有3個3輸入端CMOS與非門CD4023、和2個4輸入端CMOS與非門CD4012等。其引腳排列圖2.24、2.25所示。圖2.24CD4023引腳排列

圖2.25CD4012引腳排列

2.2.4CMOS或非門

4個2輸入端CMOS或非門CD4001的引腳排列如圖2.26所示。其中1、2、3腳構(gòu)成1個或非門，5、6、4腳構(gòu)成1個或非門，8、9、10腳構(gòu)成1個或非門，12、13、11腳構(gòu)成1個或非門，14腳接供電電源，7腳接地。圖2.26CD4001引腳排列2.2.4CMOS或非門除CD4001外，還有3個3輸入端CMOS或非門CD4025、2個4輸入端CMOS或非門CD4002等。其引腳排列如圖2.27、2.28所示。圖2.27CD4025引腳排列圖2.28CD4002引腳排列2.2.5CMOS異或門

常用的CMOS異或門是CD4070，其引腳排列如圖2.29所示。其中1、2、3腳構(gòu)成1個異或門，5、6、4腳構(gòu)成1個異或門，8、9、10腳構(gòu)成1個異或門，12、13、11腳構(gòu)成1個異或門，14腳接供電電源，7腳接地。圖2.29CD4070引腳排列2.2.6CMOS邏輯門的使用

1.參數(shù)識讀表2.7所示是CMOS或非門CD4001的主要參數(shù)。2.2.6CMOS邏輯門的使用

由表中的數(shù)據(jù)可知：CMOS集成邏輯門可以在較大的電源電壓范圍內(nèi)正常工作，電源電壓最小值為3V、最大值為18V；5V電源供電、25°C（自然通風(fēng)）時，輸入高電平最小值為3.5V，輸入低電平最大值為1.5V，高電平輸出電壓典型值為5V、最小值為4.95V，低電平輸出電壓典型值為0V、最大值為0.05V；靜態(tài)電源電流典型值為0.01μA、最大值為0.25μA；平均延時受電源電壓的影響較大，5V電源供電時為125ns，10V電源供電時為60ns，15V電源供電時為45ns。2.2.6CMOS邏輯門的使用2.閑置輸入端的處理與TTL集成邏輯門不同，CMOS集成邏輯門閑置的輸入端不能懸空。暫不使用的“與”輸入端應(yīng)接電源VDD，暫不使用的“或”輸入端應(yīng)接地或低電平VSS。也可將暫不使用的輸入端與使用端并聯(lián)，但這樣會影響信號傳輸速度，只能在對傳輸速度沒有特別要求的情況下采用。2.2.6CMOS邏輯門的使用3.注意事項（1）測試CMOS電路時，禁止在CMOS本身沒有接通電源的情況下輸入信號。電源接通期間，不應(yīng)將器件從測試座上拔出或插入。（2）CMOS邏輯門的供電電壓范圍為3V～18V，電源極性不能接反。在測試邏輯功能時，電源電壓可以選擇為3V～5V。