第3章組合線路的設(shè)計

第3章組合線路的設(shè)計2組合線路分析與設(shè)計的區(qū)別組合線路分析已知邏輯線路，指出該線路所能實現(xiàn)的邏輯功能。組合線路設(shè)計與組合線路分析相反，組合線路設(shè)計是根據(jù)要完成的邏輯功能，畫出實現(xiàn)該功能的邏輯線路。3主要內(nèi)容3.1組合線路的設(shè)計方法概述3.2邏輯問題的描述3.3邏輯函數(shù)的變換3.4組合線路設(shè)計中的特殊問題3.5考慮技術(shù)的線路設(shè)計3.6組合線路設(shè)計舉例3.7應(yīng)用MSI功能塊的組合線路設(shè)計4引例試用與非門組成一個多數(shù)表決電路，以判別A、B、C三人中是否為多數(shù)贊同。5設(shè)計步驟1分析設(shè)計要求，確定所要設(shè)計線路的框圖及其輸入、輸出變量。輸入變量：A、B、C的表決（“贊同”或“反對”）輸出變量：表決結(jié)果(“多數(shù)贊同”或“多數(shù)反對”)輸入和輸出只有兩種可能狀態(tài)，故可用邏輯函數(shù)來描述。設(shè)F為A,B,C的函數(shù)，可表示為F=f(A,B,C)6設(shè)計步驟2依題意要求，確定輸出與輸入的關(guān)系。F的最小項表達式：F=∑(3,5,6,7)(3.1)7設(shè)計步驟3化簡輸出邏輯表達式F=∑(3,5,6,7)(3.1)這些素項都為實質(zhì)素項，且覆蓋了函數(shù)F，故得F=AB+BC+AC(3.2)8設(shè)計步驟4按設(shè)計要求，變換邏輯表達式的形式。本例要求用與非門組成多數(shù)表決線路，故需將式(3.2)的“與-或”形式變換為“與非-與非”形式。為此，對式(3.2)兩次求反，則得變換形式9設(shè)計步驟5畫邏輯圖，并考慮工程問題門電路的扇入、扇出系數(shù)是否滿足集成電路的技術(shù)指標整個線路的傳輸時延是否滿足設(shè)計要求所設(shè)計的線路中是否存在競爭冒險現(xiàn)象等最后選定合適的集成電路組件10組合線路的設(shè)計步驟小結(jié)邏輯問題的描述將設(shè)計問題用一個邏輯表達式來描述。這一步的最終目標是建立描述設(shè)計問題的最小項表達式。邏輯函數(shù)的化簡求得描述設(shè)計問題的最簡“與-或”表達式邏輯函數(shù)的變換根據(jù)給定門電路類型，將第二步所得最簡“與-或”表達式變換為所需形式，以便能按此形式畫出邏輯圖畫邏輯圖，并考慮實際工程問題11主要內(nèi)容3.1組合線路的設(shè)計方法概述3.2邏輯問題的描述3.3邏輯函數(shù)的變換3.4組合線路設(shè)計中的特殊問題3.5考慮級數(shù)的線路設(shè)計3.6組合線路設(shè)計舉例3.7應(yīng)用MSI功能塊的組合線路設(shè)計12邏輯問題描述的思路先由文字描述的設(shè)計要求分析線路的輸入和輸出，然后建立所設(shè)計線路的輸入輸出真值表，再由真值表建立邏輯表達式。對于變量較多的情況，則可設(shè)法建立簡化真值表，甚至由設(shè)計要求直接建立邏輯表達式。13示例1例1寫出二進制一位全減器的輸出邏輯表達式輸入：被減數(shù)(A)，減數(shù)(B)及低位向本位的借位(Ci-1)輸出：本位之差(D)及本位向高位的借位(Ci)10110001被減數(shù)-00110111減數(shù)

11111100低位向本位的借位_______________________________01111010本位之差

01111110本位向高位借位14示例1(續(xù))D=∑(1,2,4,7)(3.4)Ci=∑(1,2,3,7)(3.5)課本P116練習(xí)3:1715示例2例2已知X=x1x2和Y=y1y2是兩個二進制正整數(shù)寫出判別X>Y的邏輯表達式。輸入：x1，x2，y1，y2輸出：F，由題意可令16小結(jié)例1是通過真值表來列出邏輯表達式的，而真值表則是根據(jù)設(shè)計要求(實現(xiàn)一位二進制數(shù)相減)建立的。例2是通過簡化真值表來列出邏輯表達式的，而簡化真值表是通過對設(shè)計要求的分析建立的課本P115-116練習(xí)3:4,12課本P115-116練習(xí)3:1,2,3(2)17主要內(nèi)容3.1組合線路的設(shè)計方法概述3.2邏輯問題的描述3.3邏輯函數(shù)的變換3.4組合線路設(shè)計中的特殊問題3.5考慮技術(shù)的線路設(shè)計3.6組合線路設(shè)計舉例3.7應(yīng)用MSI功能塊的組合線路設(shè)計183.3.1邏輯函數(shù)的“與非”門實現(xiàn)將最簡“與-或”表達式變換為“與非-與非”表達式的方法有兩種對F兩次求反對F三次求反19示例1例1試用與非門實現(xiàn)函數(shù)對F1兩次求反對F1三次求反20示例2例2試用與非門實現(xiàn)函數(shù)對F2兩次求反對F2三次求反21小結(jié)原函數(shù)較簡單時，采用對F兩次求反可節(jié)省門電路，如例1所示。反函數(shù)較簡單時，采用對F三次求反可節(jié)省門電路，如例2所示。但不管怎樣，采用對F二次求反可獲得較高的速度，因它所得的線路僅由兩級門電路組成。課本P115練習(xí)3:5223.3.2邏輯函數(shù)的“與或非”門實現(xiàn)將最簡“與-或”表達式變換為“與或非”表達式的方法也有兩種對F兩次求反對F一次求反23示例例試用與或非門實現(xiàn)函數(shù)對F兩次求反對F一次求反課本P115練習(xí)3:624*3.3.3邏輯函數(shù)的“或非”門實現(xiàn)將最簡“與-或”表達式變換為“或非-或非”表達式的方法也有兩種：對F兩次求對偶對F的“或-與”表達式兩次求反25示例1例1試用或非門實現(xiàn)函數(shù)采用對F兩次求對偶。先求出F的對偶函數(shù)F’的最簡“與-或”表達式再將F’的最簡“與-或”表達式變?yōu)椤芭c非-與非”表達式對F’求對偶，則得26示例2例2試用或非門實現(xiàn)函數(shù)F=ADE+ACE+BCE+BDE采用對F的最簡“或-與”表達式兩次求反。先求出F的最簡“或-與”表達式F=E(A+B)(C+D)再對該式兩次求反，則得課本P116練習(xí)3:18課本P115練習(xí)3:727主要內(nèi)容3.1組合線路的設(shè)計方法概述3.2邏輯問題的描述3.3邏輯函數(shù)的變換3.4組合線路設(shè)計中的特殊問題3.5考慮級數(shù)的線路設(shè)計3.6組合線路設(shè)計舉例3.7應(yīng)用MSI功能塊的組合線路設(shè)計28組合線路設(shè)計中的特殊問題所設(shè)計的組合線路的輸入變量(或輸出函數(shù))彼此間有一定的約束關(guān)系；

——可利用任意項的線路設(shè)計要求所設(shè)計的組合線路只有原變量輸入而無反變量輸入(或反之)；

——無反變量線路設(shè)計要求所設(shè)計的組合線路有多個輸出；

——多輸出線路設(shè)計所設(shè)計的組合線路的級數(shù)要求滿足一定速度指標等。

——考慮級數(shù)的線路設(shè)計291.可利用任意項的線路設(shè)計所謂任意項就是從約束方程推得的邏輯值為0的最小項。也稱為“無關(guān)項”或“約束項”。若有任意項可以利用，在設(shè)計該組合線路時便可“任意”地在邏輯表達式中加入這些任意項，以使它們的邏輯表達式更為簡單。注意：并非任何組合線路設(shè)計中都可利用任意項。只有當分析出所要設(shè)計的線路存在某些約束條件時，才能從約束方程推得任意項。既然這些任意項在當前約束下邏輯值必為0，那么將這些任意項與原函數(shù)F進行或運算，并不會影響F的取值情況2.無反變量輸入的線路設(shè)計為減少各部件之間的信號傳輸線，要求所設(shè)計的邏輯部件只有原變量輸入，無反變量輸入。在設(shè)計無反變量輸入的線路時，不能簡單地用非門來實現(xiàn)最簡邏輯表達式中的反變量，而要通過邏輯表達式的變換，先減少式中的與項及非號，即盡可能地尋找公共與項，并共用非號303.多輸出函數(shù)的線路設(shè)計設(shè)計多輸出線路的特殊問題是確定各輸出函數(shù)的公用項，以使整個線路為最簡，而不片面追求每個輸出函數(shù)為最簡。314.考慮級數(shù)的線路設(shè)計壓縮級數(shù)和增加級數(shù)的設(shè)計思想是互斥的壓縮線路級數(shù)可提高線路速度，卻要求門電路具有較大的扇入或扇出系數(shù)；增加線路級數(shù)可降低對門電路的扇入或扇出系數(shù)要求，但卻使線路的速度變慢。32333.4.1可利用任意項的線路設(shè)計對于按鍵輸入譯碼器，約束條件是：輸入變量(K0-K9)對取值“1”是互斥的，故可用下列約束方程(3.16)來描述：

或?qū)τ谄叨巫g碼器，其約束條件是：輸入變量(A,B,C,D)不能取1010-1111，故可用下列約束方程(3.17)來描述：8421碼顯示數(shù)字不可能取到1010這種取值組合，所以m10=0341.任意項的形成輸入變量存在約束條件的兩種典型情況輸入變量對取值“1”互斥例如，由式(3.16)可得1014個任意項(左圖)輸入變量的某些取值不可能出現(xiàn)例如，由式(3.17)可得6個任意項(右圖)此外任意項也可由輸出約束條件形成(見例3)。課本P115練習(xí)3:8352.設(shè)計舉例-1例l試用與非門設(shè)計一個判別線路，以判別8421碼所表示的十進制數(shù)之值是否大于等于5。36步驟1.邏輯問題的描述輸入變量：8421碼，設(shè)為A、B、C、D輸出函數(shù)：F由于ABCD的取值不可能為1010-1111，故其約束方程為：即具有下列可利用的任意項：37步驟1.邏輯問題的描述(續(xù))由真值表可列出F的邏輯表達式式中是任意項，可根據(jù)化簡的需要引入其中的若干項。在某些參考書上把無任意項的邏輯函數(shù)稱為完全定義函數(shù)，而把包含有任意項的邏輯函數(shù)稱為不完全定義函數(shù)。38步驟2.邏輯函數(shù)的化簡根據(jù)化簡需要，可將與最小項圈成一個盡可能大的圈，且可多次被圈由圖可得F的化簡結(jié)果為F=BD+BC+A39步驟3.邏輯函數(shù)的變換本例要求用與非門實現(xiàn)，故將式(3.21)變換為“與非-與非”表達式步驟4.畫邏輯圖40設(shè)計舉例-2例2試用與或非門設(shè)計一個操作碼形成器，如圖3.17所示。當按下*、+、-各個操作鍵時，要求分別產(chǎn)生乘法、加法和減法的操作碼01、10和11。輸入變量：A，B，C當按下某一操作鍵，相應(yīng)輸入變量取值為“1”；否則取值為“0”。輸出變量：F2，F(xiàn)141步驟1.邏輯問題的描述正常操作下某一時刻只按下一個操作鍵，所以輸入變量A、B、C對取值“1”是互斥的，即A、B和C中不可能同時有任意兩個變量取值為“1”。由此約束條件可得下列約束方程：任意項即42步驟1.邏輯問題的描述(續(xù))43步驟2.邏輯函數(shù)的化簡結(jié)論：若邏輯函數(shù)的輸入變量對取值“1”互斥，則僅包含有一個互斥變量的最小項可化簡為該互斥變量。44步驟3.邏輯函數(shù)的變換要求用與或非門實現(xiàn)，故對式(3.25)兩次取反得步驟4.畫邏輯圖45設(shè)計舉例-3試用與非門設(shè)計一個譯碼器，其輸入為A、B、C，輸出為F0-F4。要求當ABC取值為000-100時，F(xiàn)0-F4分別為“1”，而當ABC取值為101-111時，F(xiàn)0-F4的值可為任意。46步驟1.邏輯問題的描述三個輸入變量的完全譯碼應(yīng)為8個輸出，現(xiàn)只需5個輸出，故為不完全譯碼，該譯碼器稱為部分譯碼器。47步驟2.邏輯函數(shù)的化簡48步驟3.邏輯函數(shù)的變換步驟4.畫邏輯圖49小結(jié)從上面三個例子可知，在設(shè)計組合線路時，若有任意項可利用，則可使線路更簡單。所要設(shè)計的線路是否存在任意項，取決于該線路的輸入或輸出是否存在“約束”條件。課本P115練習(xí)3:10,13,20503.4.2無反變量輸入的線路設(shè)計在實際設(shè)備中，為了減少各部件之間的信號傳輸線，要求所設(shè)計的邏輯部件只有原變量輸入而無反變量輸入。設(shè)計這種無反變量輸入的線路時，仍可采用3.1節(jié)所介紹的一般方法，只是需要某個反變量時都要用一個非門來獲得，這顯然是不經(jīng)濟的。51例：用與非門實現(xiàn)函數(shù)F=∑(2,3,5,6)(3.29)方法1：一般方法方法2：示例7個與非門4個與非門52無反變量輸入的邏輯函數(shù)化簡1.利用代數(shù)法尋找公共因子2.應(yīng)用阻塞法，借助卡諾圖幫助化簡531.利用代數(shù)法尋找公共因子例：輸入端不提供反變量，求F(A,B)=AB+AB的最簡電路。利用AB=AAB尋找公共因子AB=AB+AA=A(B+A)=AABAABBFAB+AB=AAB+BABABF541.利用代數(shù)法尋找公共因子(續(xù))例:實現(xiàn)邏輯函數(shù)F=AB+BC+ABD+ACD+ACDABFCDF=AB+BC+ABD+ACD+ACD=B(A+C)+AD(B+C)+ACD=BAC+ADBC+ACD=BABC+AADABC+CDAD公因子ABC公因子AD55代數(shù)法尋找公共因子小結(jié)公共因子法有一定的局限性，沒有經(jīng)驗者往往無從下手，也無法判斷是否達到最簡的標準。562.阻塞法應(yīng)用阻塞法可以借用圖形（卡諾圖）的方法幫助化簡。571.利用代數(shù)法尋找公共因子(續(xù))例:實現(xiàn)邏輯函數(shù)F=AB+BC+ABD+ACD+ACDF=AB+BC+ABD+ACD+ACD=B(A+C)+AD(B+C)+ACD=BAC+ADBC+ACD=BABC+AADABC+CDAD公因子ABC公因子ADCDAB0001111000301457611121310810BABCAADCD58“阻塞項”的概念設(shè)F為任一邏輯函數(shù)，mi不是F的最小項，則有F=F·

mi

若mi，mj均不是F的最小項，則有F=F·

mi+mj對上述兩式，可以理解為任何函數(shù)，如用不屬于它的最小項之反(mi)與它相與，其邏輯函數(shù)值不變；如用不屬于它的幾個最小項之或非與它相與，其邏輯函數(shù)值仍不變，其中mi，mj稱之為阻塞項(也稱禁止項)從F中除去最小項mi，而mi原本就不屬于F，所以F的取值不變從F中除去最小項mi和mj，而mi和mj原本就不屬于F，所以F的取值不變59示例令邏輯函數(shù)F1(A,B,C)=∑m3(1,3)，F(xiàn)2=∑m3(2,4)F2所含的最小項，均不是F1所含的最小項。

F1·F2=(m1+m3)(m2+m4)=(m1+m3)(m0+m1+m3+m5+m6+m7)=m1+m3(最小項性質(zhì)：mi·mj=0(i≠j))=F1

其中m2和m4是函數(shù)F1的阻塞項60“阻塞項”的概念(續(xù)3)說明：本例中阻塞項為mi和mj，當然阻塞項不限于兩個，可以是多個，但必須是不屬于F的最小項既然要求線路中無反變量輸入，則阻塞項中不應(yīng)含有反變量。如何達到這個要求呢？以4變量卡諾圖為例，所有的阻塞項都是以ABCD為核心向外按2i個小方塊輻射形成F=F·

mi+mj，其中mi和mj是不屬于F的最小項61無反變量阻塞項核心：ABCD1ABCABDACDBCDABACADBCBDCDABCD62阻塞法示例1例：化簡函數(shù)為無反變量輸入的最簡與非－與非表達式。

解：第一步,填寫卡諾圖：第二步,在原變量標注區(qū)域選擇卡諾圈及其阻塞項：第三步,寫出沒有反變量輸入的邏輯表達式：CDAB000111100010111111110111633.4.3多輸出函數(shù)的線路設(shè)計多輸出函數(shù)線路是一種同一組輸入變量下具有多個輸出的邏輯線路。64示例例：用與非門實現(xiàn)多輸出函數(shù)假定輸入可提供原、反變量。方法1：把F1和F2看作孤立函數(shù)分別化簡方法2：從“全局”出發(fā)統(tǒng)一考慮65多輸出邏輯函數(shù)的化簡結(jié)論:多輸出電路設(shè)計中，利用公用項可使電路最小化，但每個輸出函數(shù)不一定是最簡的。問題：如何在多輸出表達式中尋找相同項？如何有選擇地共享相同項？66多輸出邏輯函數(shù)的化簡方法在卡諾圖中修改各函數(shù)的最小覆蓋(圈)修改目的：利用公用項，使電路最小化修改原則：改圈后不增加總?cè)?shù)67最小覆蓋的修改方法原則1：若Fi的一個素項Bk也是Fj的一個素項，則Bk不作修改，除非修改后能減少總?cè)?shù)。68最小覆蓋的修改方法(續(xù)1)原則2：若Bi,Bj分別是Fi,Fj的素項，且Bi,Bj都包含一個蘊涵項Bk，在選取Bk后，Bi,Bj中余下的最小項均分別包含在Fi,Fj其它素項中，則在Fi,Fj中改選Bk。沒有增加圈數(shù)69最小覆蓋的修改方法(續(xù)2)Fi的一個素項Bi中的一些最小項分別被Fj,Fj+1,…Fj+m中的素項Bj,Bj+1…Bj+m覆蓋，且Bj,Bj+1…Bj+m

Bi，若在Fi中選取Bj,Bj+1…Bj+m后，Bi中余下的最小項均包含在Fi的其它素項中，則將Bi改選為Bj,Bj+1…Bj+m。70多輸出邏輯函數(shù)的化簡示例例：用與非門實現(xiàn)以下多輸出函數(shù)，假定輸入可提供原、反變量。71多輸出邏輯函數(shù)的化簡示例(續(xù)1)修改后的卡諾圖72多輸出邏輯函數(shù)的化簡示例(續(xù)2)73主要內(nèi)容3.1組合線路的設(shè)計方法概述3.2邏輯問題的描述3.3邏輯函數(shù)的變換3.4組合線路設(shè)計中的特殊問題3.5考慮級數(shù)的線路設(shè)計3.6組合線路設(shè)計舉例3.7應(yīng)用MSI功能塊的組合線路設(shè)計74兩種考慮級數(shù)的設(shè)計思想所設(shè)計線路的速度不能滿足要求線路級數(shù)增多時，輸出相對輸入的傳輸時延就增大，造成線路工作速度不能滿足要求。壓縮線路的級數(shù)(使線路在滿足速度要求下為最簡)所設(shè)計線路中門電路的扇入或扇出系數(shù)要求超出現(xiàn)有集成電路產(chǎn)品的技術(shù)指標。增加線路的級數(shù)來降低線路對門電路的扇入或扇出系數(shù)的要求。(使所設(shè)計的線路在滿足現(xiàn)有組件的扇入或扇出系數(shù)要求下為最簡)。75考慮級數(shù)的線路設(shè)計壓縮級數(shù)和增加級數(shù)的設(shè)計思想是互斥的壓縮線路級數(shù)可提高線路速度，卻要求門電路具有較大的扇入或扇出系數(shù)；增加線路級數(shù)可降低對門電路的扇入或扇出系數(shù)要求，但卻使線路的速度變慢設(shè)計組合線路時應(yīng)全面考慮級數(shù)問題若只要滿足某一要求,可大膽地壓縮級數(shù)或增加級數(shù)要同時滿足上述兩個要求，則需反復(fù)協(xié)調(diào)，以獲得一個較好的折衷方案，直至采用其他措施來補救。763.5.1加法器的進位鏈例：試用圖3.28給定的全加器，組成一個四位二進制加法器，要求最長加法時間不超過90ns假定每個與非門的傳輸時延ty為10ns，每個與或非門的傳輸時延為1.5ty。加法器是實現(xiàn)兩個n位二進制數(shù)相加的邏輯部件。有并行加法器和串行加法器。77并行加法器如果加法器由n位全加器組成，且同時輸入所有n位的被加數(shù)及加數(shù)，以求得n位之和，則稱該加法器為并行加法器。78串行加法器如果加法器由一位全加器及一個寄存進位的線路組成，且n位被加數(shù)及加數(shù)是按時間順序由低位到高位逐位輸入全加器相加，并逐位求得由低位到高位之和，則稱該加法器為串行加法器。79本例使用的全加器邏輯圖1ty1ty+1.5ty=2.5ty2.5ty+1ty=3.5ty3.5ty+1.5ty=5ty2.5ty+1.5ty=4ty4ty+1ty=5tyH2.5ty2.5ty2.5ty80串行進位的并行加法器2.5ty2.5ty2.5ty2.5ty5ty5ty7.5ty7.5ty10ty10ty12.5ty12.5ty81本例加法器最長加法時間計算本例要求四位加法器的最長加法時間不能超過90ns，因而不能采用上述加法器結(jié)構(gòu)82串行進位鏈分析Ci-1HiBiAi本地進位Gi傳送進位HiCi-183并行進位鏈第i位的進位形成速度僅取決于其傳送進位項，故只要改變該項表達式便可84并行進位鏈圖示獲得輸入2.5ty后即可得到C1-C485采用并行進位鏈的并行加法器顯然它比本例要求的加法時間(90ns)要小，故采用并行進位加法器即可滿足設(shè)計要求。2.5ty5ty7.5ty86兩種進位鏈的優(yōu)缺點從產(chǎn)生進位的速度而言：串行進位鏈較慢，而并行進位鏈較快，當加法器的位數(shù)增多時就更為明顯；從線路的復(fù)雜性而言：串行進位鏈較并行進位鏈簡單(組件簡單，連接線少)；從對組件的技術(shù)要求而言：并行進位鏈較串行進位鏈苛刻，主要反映在對本級中門的扇入系數(shù)要求高。在加法進位速度能夠滿足要求的前提下，都應(yīng)采用串行進位加法器；而當加法速度不能滿足要求時，才通過將進位公式展開，以獲得并行進位加法器。873.5.2多級譯碼器例：試用與非門設(shè)計一個能對四個輸入變量進行譯碼的譯碼器，且給定與非門的扇入系數(shù)為3，扇出系數(shù)為6。單級譯碼器：對四個輸入變量同時譯碼，這種一次譯出結(jié)果的譯碼器稱為單級譯碼器。多級譯碼器881.四變量單級譯碼器該譯碼器線路是最簡單的，且速度最快。要求提供原、反變量輸入的前級門電路至少能帶8個負載門要求與非門有四個輸入端892.多級譯碼器將四個輸入變量分成兩組，每組為兩個變量。先對各組變量分別譯碼，然后再對它們的結(jié)果譯碼，這種兩次譯出結(jié)果的譯碼器稱為兩級譯碼器。類似地還可有三級、四級等譯碼器，統(tǒng)稱為多級譯碼器。將單級譯碼器改為多級譯碼器，可減少每級譯碼器輸入變量的個數(shù)，從而降低對門電路的扇入、扇出系數(shù)的要求。常用多級譯碼器有兩種：矩陣結(jié)構(gòu)、樹型結(jié)構(gòu)90(1)四變量矩陣譯碼器每個門的輸入端為2個每個門的最大負載為4個只要求提供原、反變量輸入的前級線路能帶2個負載門91六變量矩陣譯碼器92九變量矩陣譯碼器93(2)樹型譯碼器94樹型譯碼器的特點譯碼器內(nèi)部的每個門都只需要兩個輸入端，并都只帶兩個負載門。譯碼器的級數(shù)等于輸入變量的數(shù)目減1。譯碼器的輸入原、反變量所驅(qū)動的門數(shù)等于所在級（i）的2i倍。95樹型譯碼器與矩陣譯碼器的比較與矩陣譯碼器相比，樹型譯碼器的主要優(yōu)點在于上述第一個特點。例如，對9個輸入變量的譯碼器而言，若采用矩陣結(jié)構(gòu)，則其第二級門的扇出系數(shù)要求高達32，但在樹型譯碼器中，內(nèi)部任何一級門的扇出系數(shù)僅為2。96樹型譯碼器與矩陣譯碼器的比較(續(xù))在樹型譯碼器中，盡管在線路內(nèi)部門的扇出系數(shù)要求不高，但對提供原、反變量輸入的外部線路中的門，仍要求具有很高的扇出系數(shù)，但它所要求的高扇出系數(shù)門的數(shù)目要比矩陣譯碼器內(nèi)部所需要的少得多。也就是說，當輸入變量較多時，采用樹型譯碼器總能節(jié)省不少的門驅(qū)動器。97主要內(nèi)容3.1組合線路的設(shè)計方法概述3.2邏輯問題的描述3.3邏輯函數(shù)的變換3.4組合線路設(shè)計中的特殊問題3.5考慮級數(shù)的線路設(shè)計3.6組合線路設(shè)計舉例3.7應(yīng)用MSI功能塊的組合線路設(shè)計983.6.1全加器的設(shè)計試按下列要求各設(shè)計一個二進制全加器：采用異或門、與或非門及與非門，且輸入、輸出都為反變量。采用與或非門，且輸入為原變量，輸出為反變量；或輸入為反變量、輸出為原變量。99步驟1.邏輯問題的描述100步驟2.邏輯函數(shù)的化簡A101步驟3.邏輯函數(shù)的變換-1按設(shè)計要求①，將S和Ci表達式變換為S和Ci的“異或”、“與或非”、“與非”形式。由式(3.38)可得102步驟4.畫邏輯圖-1103步驟3.邏輯函數(shù)的變換-2按設(shè)計要求②，將S和Ci表達式變換為S和Ci的“與或非”形式。由圖3.41可得104步驟4.畫邏輯圖-2105步驟3.邏輯函數(shù)的變換-3106步驟4.畫邏輯圖-31073.6.28421碼加法器的設(shè)計試用圖2.28所示的全加器及與非門設(shè)計一個一位8421碼加法器1088421碼與十進制數(shù)8421碼是用四位權(quán)為8,4,2,1的二進制數(shù)表示一位十進制數(shù)(0-9)，只有0000-1001十種編碼。十進制數(shù)與8421碼之間的互相轉(zhuǎn)換十進制數(shù)轉(zhuǎn)換成8421碼將每位十進制數(shù)用四位二進制代碼表示，按位轉(zhuǎn)換例如：(57)10=(01010111)8421BCD8421碼轉(zhuǎn)換成十進制數(shù)將8421碼每四位分為一組，每組對應(yīng)一位十進制數(shù)。例如：(10010110)8421BCD=(96)101098421碼加法的修正當兩個8421碼相加時，其和可能仍是8421碼，也可能不是8421碼修正的方法是對上述二進制加法結(jié)果加0110(“6”)110步驟1.邏輯問題的描述輸入A8,A4,A2,A1B8,B4,B2,B1低位8421碼加法器來的進位未經(jīng)修正的二進制加法結(jié)果修正后的本位8421碼加法結(jié)果本位向高位8421碼加法器的進位111步驟1.邏輯問題的描述(續(xù)1)現(xiàn)在的問題歸結(jié)為設(shè)計加“6”修正線路112步驟1.邏輯問題的描述(續(xù)2)輸入變量的取值組合10100～11111不會出現(xiàn)，故存在任意項m20~m31(五變量：C4S4S3S2S1)C1=∑m(10,11,12,13,14,15,16,17,18,19)+∑m(20,21,…,31)利用該式得到的C1來產(chǎn)生0110，便可對S4S3S2S1進行修正，以求得Y8Y4Y2Y1任意項113步驟2.邏輯函數(shù)的化簡與變換114步驟3.畫邏輯圖1153.6.3八段譯碼器的設(shè)計例試用或非門設(shè)計一個八段譯碼器八段譯碼器是一種能將8421碼譯為由八線段組成的十進制數(shù)(0～9)的邏輯部件輸入：如0101輸出：如11010011116步驟1.邏輯問題的描述117步驟2.邏輯函數(shù)的化簡及變換邏輯函數(shù)需用或非門實現(xiàn)先求出反函數(shù)的最簡“與-或”表達式118步驟2.邏輯函數(shù)的化簡及變換(續(xù)1)119步驟2.邏輯函數(shù)的化簡及變換(續(xù)2)對式(3.54)三次求反得a~h的“或非-或非”表達式120步驟3.畫邏輯圖根據(jù)上式可畫出八段譯碼器，該圖完全由或非門組成，且要求輸入既有原變量又有反變量。121主要內(nèi)容3.1組合線路的設(shè)計方法概述3.2邏輯問題的描述3.3邏輯函數(shù)的變換3.4組合線路設(shè)計中的特殊問題3.5考慮級數(shù)的線路設(shè)計3.6組合線路設(shè)計舉例3.7應(yīng)用MSI功能塊的組合線路設(shè)計122中規(guī)模集成電路MSI前述組合線路設(shè)計方法是以門電路為基礎(chǔ)的，這些門電路(如與非門、或非門及與或非門等)制作在小規(guī)模集成電路(SSI)中，即用SSI門電路來構(gòu)成計算機及數(shù)字系統(tǒng)中的基本邏輯部件(如全加器、譯碼器及數(shù)據(jù)多路選擇器等)這些邏輯部件已制作成中規(guī)模集成電路(MSI)，用這些MSI邏輯部件可以構(gòu)成計算機的運算器、控制器及存貯器等，也可以用MSI邏輯部件來實現(xiàn)給定的邏輯函數(shù)。1233.7.1用數(shù)據(jù)多路選擇器功能塊實現(xiàn)組合邏輯數(shù)據(jù)多路選擇器的組合及邏輯功能多路輸入控制端單路輸出124數(shù)據(jù)多路選擇器實現(xiàn)邏輯函數(shù)多路選擇器實現(xiàn)的是一個類似的最小項表達式如第1.2節(jié)所述，任何邏輯函數(shù)都可以展開為最小項表達式。兩者最小項表達式形式上的相似是用多路選擇器實現(xiàn)任何邏輯函數(shù)的基礎(chǔ)。125示例例如，設(shè)有邏輯函數(shù)若將它展開為最小項表達式，則得將上式與數(shù)據(jù)多路選擇器的輸出邏輯表達式比較，發(fā)現(xiàn)只要令便可用四路選擇器實現(xiàn)給定邏輯函數(shù)F126多路選擇器實現(xiàn)組合邏輯的基本步驟1.根據(jù)給定函數(shù)的變量數(shù)目n，確定選用N路的選擇器，其關(guān)系如下：N=2n-12.在給定函數(shù)中確定用作地址輸入的變量。對于n變量的函數(shù)，可任選其中的(n-1)個變量作為地址輸入地址輸入的不同選擇方案，將得出不同的數(shù)據(jù)輸入表達式127基本步驟（續(xù)）3.確定多路選擇器的數(shù)據(jù)輸入表達式代數(shù)法：即通過給定函數(shù)與多路選擇器的邏輯表達式的比較來確定ai值，如上引例所示?？ㄖZ圖法：即將給定函數(shù)與多路選擇器的輸出函數(shù)分別表示在兩個卡諾圖上，如圖3.52所示，從圖的對應(yīng)位置可確定ai值。4.比較地址輸入的不同選擇方案下的數(shù)據(jù)輸入表達式，選取最簡的，并畫出外部信號連接圖128示例1例1用多路選擇器實現(xiàn)函數(shù)F(A,B,C)=∑(1,2,3,4,5,6)(3.57)步驟1.根據(jù)輸入變量個數(shù)確定選擇器該函數(shù)為三變量函數(shù)(n=3)，故選用四路選擇器。假定選用的是T574雙四選一數(shù)據(jù)選擇器選擇器1的選通端，低電平有效選擇器2的選通端，低電平有效控制端選擇器1的4路數(shù)據(jù)輸入選擇器2的4路數(shù)據(jù)輸入選擇器1的輸出端選擇器2的輸出端129示例1(續(xù)1)步驟2.確定用作地址輸入的變量對F(A,B,C)=∑(1,2,3,4,5,6)作變換，可得選取該式中的A、B作為4路選擇器T574的地址輸入步驟3.用代數(shù)法確定數(shù)據(jù)輸入表達式130步驟4.根據(jù)上述表達式畫出外部信號連接圖示例1(續(xù)2)課本P116練習(xí)22(1)(2)131示例2例2用多路選擇器實現(xiàn)函數(shù)F(A,B,C,D)=∑(0,3,4,5,9,10,12,13)(3.58)步驟1.根據(jù)輸入變量個數(shù)確定選擇器4變量函數(shù)(n=4)應(yīng)選用8路選擇器，組成框圖如下圖假定選用的是T576八選一數(shù)據(jù)選擇器。132T576八選一數(shù)據(jù)選擇器133T576八選一數(shù)據(jù)選擇器(續(xù))134示例2(續(xù)1)步驟2.確定用作地址輸入的變量選取式(3.58)中的變量A,B,C作為地址輸入，即x0=A，x1=B，x2=C步驟3.用卡諾圖法確定數(shù)據(jù)輸入表達式135示例2(續(xù)2)步驟4.根據(jù)上述表達式畫出外部信號連接圖136示例2(續(xù)3)如果選定式(3.58)中變量A,C,D為地址輸入，即則需將式(3.58)作如下變換：F(A,B,C,D)=∑(0,3,4,5,9,10,12,13)(3.58)137示例2(續(xù)4)將該式表示在卡諾圖上，并與8路選擇器的卡諾圖相比較138示例2(續(xù)5)課本P116練習(xí)3:23(1)(2)139示例3例3用4路選擇器實現(xiàn)下列函數(shù)F(A,B,C,D,E)=∑(0,