組合邏輯設(shè)計實踐第二部分

第5章組合邏輯設(shè)計實踐(二)數(shù)字邏輯設(shè)計及應(yīng)用文檔標(biāo)準(zhǔn)和電路定時常用的中規(guī)模組合邏輯器件1制作：金燕華5.6三態(tài)器件三態(tài)緩沖器（三態(tài)驅(qū)動器）74x125：低電平使能，輸出不反相74x126：高電平使能，輸出不反相獨立使能74x541：兩個公共使能端，低電平使能，施密特觸發(fā)輸入，輸出不反相（P272圖5-57）標(biāo)準(zhǔn)SSI和MSI三態(tài)緩沖器2制作：金燕華ABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138EN1EN2_LEN3_LSSRC0SSRC1SSRC2沖突（fighting）利用使能端進(jìn)行時序控制三態(tài)器件允許信號共享單個“同線”（partyline）典型的三態(tài)器件，進(jìn)入高阻態(tài)比離開高阻態(tài)快P0P1P7SDATA3制作：金燕華EN1EN2_L,EN3_Lmax(tpLZmax,tpHZmax)min(tpZLmin,tpZHmin)SSRC[2:0]01237SDATAP0P1P2P3P7截止時間4制作：金燕華A1A8G1G2Y1Y774x541DB[0:7]A1A8G1G2Y1Y774x541數(shù)據(jù)總線（DataBus

）的表示法5制作：金燕華A1B1DIR利用三態(tài)緩沖器實現(xiàn)數(shù)據(jù)雙向傳送總線收發(fā)P273圖5－59DIRG_L6制作：金燕華5.7多路復(fù)用器（multiplexer）又稱多路開關(guān)、數(shù)據(jù)選擇器（縮寫：mux）

在選擇控制信號的作用下，從多個輸入數(shù)據(jù)中選擇其中一個作為輸出。ENSELD0Dn-1YEnable使能Select選擇n個1位數(shù)據(jù)源數(shù)據(jù)輸出（1位）ENSELD0Dn-1Y使能選擇n個b位數(shù)據(jù)源數(shù)據(jù)輸出（b位）7制作：金燕華EN_LCBAYY_L1XXX0000000100100011010001010110011101D0D0’D1D1’D2D2’D3D3’D4D4’D5D5’D6D6’D7D7’8輸入1位多路復(fù)用器74x151真值表ABC8制作：金燕華輸入G_LS1X000100011A2A3A4A1B2B3B4B2輸入4位多路復(fù)用器74x157真值表輸出1Y2Y3Y4Y1A2A3A4A9制作：金燕華1G_L2G_LBA1Y2Y11XX000000010010001101000101011001111000100110101011

001C02C01C12C11C22C21C32C31C001C101C201C30

02C002C102C202C34輸入2位多路復(fù)用器74x153真值表雙4選1AB1G2G10制作：金燕華擴(kuò)展多路復(fù)用器擴(kuò)展位如何實現(xiàn)8輸入，16位多路復(fù)用器？由8輸入1位8輸入16位需要16片74x151，

每片處理輸入輸出中的1位選擇端連接到每片的C,B,A注意：選擇端的扇出能力（驅(qū)動16個負(fù)載）ENYYABCD0D711制作：金燕華擴(kuò)展多路復(fù)用器擴(kuò)展數(shù)據(jù)輸入端的數(shù)目如何實現(xiàn)32輸入，1位多路復(fù)用器？數(shù)據(jù)輸入由832，需4片如何控制選擇輸入端？——分為：高位＋低位高位＋譯碼器進(jìn)行片選低位接到每片的C,B,A4片輸出用或門得最終輸出ENYYABCD0D712制作：金燕華D0D1D2D3D4D5D6D7A0A1A2Y用雙4選1數(shù)據(jù)選擇器構(gòu)成8選1數(shù)據(jù)選擇器13制作：金燕華用數(shù)據(jù)選擇器設(shè)計組合邏輯電路當(dāng)使能端有效時，最小項之和形式ENABCD0D1D2D3D4D5D6D7YY74x151實現(xiàn)邏輯函數(shù)F=(A,B,C)(0,1,3,7)CBAVCCF14制作：金燕華設(shè)計七段顯示譯碼器邏輯抽象，得到真值表輸入信號：BCD碼（A3A2A1A0）輸出：七段碼（的驅(qū)動信號）a~g

1表示亮，0表示滅選擇器件類型采用基本門電路實現(xiàn)，利用卡諾圖化簡采用二進(jìn)制譯碼器實現(xiàn)，變換為標(biāo)準(zhǔn)和形式電路處理，得到電路圖abcdefg15制作：金燕華七段顯示譯碼器的真值表00000001001000110100010101100111100010011010101111001101111011111111110011000011011011111001011001110110110011111111000011111111110011000110100110010100011100101100011110000000A3

A2

A1

A0abcdefg0123456789101112131415A1A0A3A200

01

11

10000111101011110010000101a16制作：金燕華YZWX00

01

11

10000111101111111YWX000111100110ZZZZZ’0思考：利用74x151實現(xiàn)邏輯函數(shù)F=(W,X,Y,Z)(0,1,3,7,9,13,14)降維：由4維3維17制作：金燕華多路分配器（demultiplexer）把輸入數(shù)據(jù)送到m個目的地之一多路復(fù)用器SRCASRCBSRCZ多路分配器BUSDSTADSTBDSTZSRCSELDSTSELDST:destinationSRC:sourceSEL:select18制作：金燕華ENABCD0D1D2D3D4D5D6D7YY74x151VCCYXWFZ利用74x151實現(xiàn)F=(W,X,Y,Z)(0,1,3,7,9,13,14)0

2

6

41

3

7

5YWX000111100110ZZZZZ’0說明：用具有n位地址輸入端的多路復(fù)用器，可以產(chǎn)生任何形式的輸入變量數(shù)不大于n+1的組合邏輯函數(shù)。19制作：金燕華利用帶使能端的二進(jìn)制譯碼器作為多路分配器ABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138DST0_LDST7_L數(shù)據(jù)輸入SRCEN_L利用74x139實現(xiàn)2位4輸出多路分配器（P285）DSTSEL0DSTSEL1DSTSEL2地址選擇——利用使能端作為數(shù)據(jù)輸入端數(shù)據(jù)輸入SRCEN_L20制作：金燕華5.8奇偶校驗電路奇校驗電路（odd-paritycircuit）如果輸入有奇數(shù)個1，則輸出為1。偶校驗電路（even-paritycircuit）如果輸入有偶數(shù)個1，則輸出為1?；仡櫍河檬裁纯梢耘袛?的個數(shù)？？？A0A1…An=

1變量為1的個數(shù)是奇數(shù)0變量為1的個數(shù)是偶數(shù)奇校驗電路的輸出反相就得到偶校驗電路n個異或門級聯(lián)，形成具有n+1個輸入和單一輸出的電路21制作：金燕華回顧異或、同或運算AB=(A⊙B)’AB’=A⊙BAB=A⊙B’對于異或門、同或門的任何2個信號（輸入或輸出）都可以取反，而不改變結(jié)果的邏輯功能（P290圖5-73）F=ABABFABFABABFFF=A’B’F=(A’B)’F=(AB’)’22制作：金燕華I1I2I3I4INODD菊花鏈?zhǔn)竭B接I1I2I3I4IMINODD樹狀連接9位奇偶校驗發(fā)生器74x280（P291圖5－75）23制作：金燕華9位奇偶校驗發(fā)生器74x280（P291圖5－75）ABCDEFGHIEVENODD74x28024制作：金燕華奇偶校驗的應(yīng)用用于檢測代碼在傳輸和存儲過程中是否出現(xiàn)差錯AEVENODD74x280HIAEVENODD74x280HI發(fā)端收端DB[0:7]DB[0:7]ERROR發(fā)端保證有偶數(shù)個1收端ODD有效表示出錯奇數(shù)EVEN25制作：金燕華5.9比較器（comparator）比較2個二進(jìn)制數(shù)值并指示其是否相等的電路等值比較器：檢驗數(shù)值是否相等數(shù)值比較器：比較數(shù)值的大小（>,=,<）如何構(gòu)造1位等值比較器？？——利用異或門（同或門）ABDIFFABEQDIFF:differentEQ:equal26制作：金燕華DIFFA0B0A1B1A2B2A3B3給出足夠的異或門和寬度足夠的或門，可以搭建任意輸入位數(shù)的等值比較器。如何構(gòu)造多位等值比較器？？必須每位都相等——并行比較——串行比較4位等值比較器27制作：金燕華迭代比較電路XYCMPEQIEQOX0Y0X1Y1XN-1YN-1EQ1EQ2EQNEQN-11XYCMPEQIEQOXYCMPEQIEQO——每位串行比較ABEQEQOEQI迭代的方法可能節(jié)省費用，但速度慢用于級聯(lián)的輸入28制作：金燕華EQ_LABLT_LGT_L一位數(shù)值比較器①A>B（A=1,B=0）則A·B’=1可作為輸出信號②A<B（A=0,B=1）則A’·B=1可作為輸出信號③A=B，則A⊙B=1，可作為輸出信號輸出低電平有效EQ_L=A·B’+A’·B=AB=(A⊙B)’LT:LessThanEQ:EqualGT:GreaterThan(A’·B)’(A·B’)’29制作：金燕華多位數(shù)值比較器A(A3A2A1A0)

和

B(B3B2B1B0)自高而低逐位比較EQ=(A3⊙B3)·(A2⊙B2)·(A1⊙B1)·(A0⊙B0)GT=(A3>B3)LT=EQ’·GT’=(EQ+GT)’或(A3=

B3)·(A2=

B2)·

(A1>B1)或(A3=

B3)·(A2=

B2)·(A1=

B1)·

(A0>B0)或(A3=

B3)·

(A2>B2)A3·

B3’A2·

B2’A1·

B1’A0·

B0’⊙⊙⊙⊙⊙⊙+++30制作：金燕華74x854位比較器74x85A0A1A2A3ALTBINAEQBINAGTBIN級聯(lián)輸入，用于擴(kuò)展ALTBOUT=(A<B)+(A=B)·ALTBIN通常低位的輸出接高位的輸入A=B：低位和高位都相等A高位>B高位A高位=B高位&A低位>B低位A>BAEQBOUT=(A=B)·AEQBINAGTBOUT=(A>B)+(A=B)·AGTBIN31制作：金燕華比較器的串行擴(kuò)展XD[11:0]YD[11:0][3:0][7:4][11:8]X<YX=YX>Y+5VA<BIA=BIA>BIA<BOA=BOA>BOA0~A3B0~B374x85A<BIA=BIA>BIA<BOA=BOA>BOA0~A3B0~B374x85A<BIA=BIA>BIA<BOA=BOA>BOA0~A3B0~B374x853片74x85構(gòu)成12位比較器低位高位32制作：金燕華P0P1P2P3P4P5P6P78位比較器74x682內(nèi)部邏輯圖：P300圖3-84問題1：怎樣表示以下輸出？高電平有效：PDIFFQ

高電平有效：PEQQ

高電平有效：PGEQ

高電平有效：PLTQ（P301圖5-85）GELT問題2：能否擴(kuò)展？？注意：沒有級聯(lián)輸入端33制作：金燕華3片74x682構(gòu)成24位比較器P0~P7P=QQ0~Q7P>QP0~P7P=QQ0~Q7P>QP0~P7P=QQ0~Q7P>Q[7:0][15:8][23:16]P[23:0]Q[23:0]PEQQPGTQ比較器的并行擴(kuò)展P3386.1.4P340圖6-734制作：金燕華5.10加法器半加器（halfadder）和全加器（fulladder）0000010110011110ABSCO半加器真值表相加的和：S=A’·B+A·B’=AB向高位的進(jìn)位：CO=A·B0000000101010010111010001101101101011111CIXYSCO全加器真值表35制作：金燕華5.10加法器SCOXYCIS=XYCIX·Y半加器（halfadder）和全加器（fulladder）00100111CIXY0001111001COX·CICO=

+

+Y·CI=X·Y+(X+Y)·CI0000000101010010111010001101101101011111CIXYSCO全加器真值表36制作：金燕華串行進(jìn)位加法器缺點：運算速度慢，有較大的傳輸延遲tADD

=tXYCout+(n-2)*tCinCout

+tCinSXYCICOSXYCICOSXYCICOSXYCICOSC1C2C3C4C0S0S1S2S3X0Y0X1Y1X2Y2X3Y3=0回顧：串行比較器——提高速度：并行加法器37制作：金燕華XYCICOSXYCICOSXYCICOSXYCICOSC1C2C3C4C0S0S1S2S3X0Y0X1Y1X2Y2X3Y3XYCMPEQIEQOX0Y0X1Y1XN-1YN-1EQ1EQ2EQNEQN-11XYCMPEQIEQOXYCMPEQIEQO串行比較器串行加法器主輸入主輸出邊界輸入邊界輸出級聯(lián)輸出38制作：金燕華迭代電路（iterativecircuit）Iterative：重復(fù)的,反復(fù)的,[數(shù)]迭代的PICICOPOPICICOPOPICICOPOC0C1C2CnPO0PO1POn-1主輸出PI0PI1PIn-1主輸入邊界輸入邊界輸出級聯(lián)輸出P29739制作：金燕華一位全加器：S=XYCiCi+1=X·Y+(X+Y)·Ci并行進(jìn)位加法器先行進(jìn)位法：第i

位的進(jìn)位輸入信號可以由該位以前的各位狀態(tài)決定。Ci+1=(Xi·Yi)+(Xi+Yi)·

Ci=Gi

+Pi

·Ci進(jìn)位產(chǎn)生信號進(jìn)位傳遞信號0000000