微機(jī)原理第六章

第5章半導(dǎo)體存儲器5.1存儲器概述

5.2隨機(jī)存儲器（RAM）5.3只讀存儲器（ROM）5.4存儲器連接與擴(kuò)展

5.1存儲器概述作用：存放待加工的原始數(shù)據(jù)和中間計(jì)算結(jié)果以及系統(tǒng)或用戶程序等。

第5章半導(dǎo)體存儲器內(nèi)存（RAM+ROM）：（半導(dǎo)體存儲器，本章內(nèi)容)

磁盤軟盤：普通1.44M

硬盤：從10MB~幾十GB

光盤CD、DVD

(650MB、4.7GB）外存磁光盤MO：高密度、大容量、快速、“無限次”擦寫、壽命長、可靠性高、抗干擾強(qiáng)、性價(jià)比高（1.3GB~幾個(gè)GB）存儲器

e盤（基于USB接口的電子盤等）存儲器分類1.按內(nèi)存儲器與外存儲器來分類第5章半導(dǎo)體存儲器2.按存儲載體材料分類半導(dǎo)體材料—半導(dǎo)體存儲器：TTL型、MOS型、ECL型、I2L型等；磁性材料—磁帶存儲器、軟磁盤存儲器和硬磁盤存儲器等；光介質(zhì)材料—CD-ROM、DVD等。3.按存儲器的功能來分類

按存儲器與CPU的關(guān)系分類

控制存儲器CM、主存儲器MM、高速緩沖存儲器Cache、

外存儲器EM；按存儲器的讀寫功能分類讀寫存儲器RWM、只讀存儲器ROM；按數(shù)據(jù)存儲單元的尋址方式分類

隨機(jī)存取存儲器RAM、順序存取存儲器SAM、直接存取存儲器DAM；按半導(dǎo)體器件原理分類

晶體管邏輯存儲器TTL、發(fā)射極耦合存儲器ECL、單極性器件存儲器MOS；第5章半導(dǎo)體存儲器按存儲原理分類隨機(jī)存取存儲器RAM、只讀存儲器ROM；按數(shù)據(jù)傳送方式分類

并行存儲器PM、串行存儲器SM；

2.最大存取時(shí)間：——訪問一次存儲器（對指定單元寫入或讀出）所需要的時(shí)間，這個(gè)時(shí)間的上限值即最大存取時(shí)間，一般為十幾ns到幾百ns。

從CPU給出有效的存儲器地址到存儲器輸出有效數(shù)據(jù)所需要的時(shí)間1.容量：指一個(gè)存儲器芯片能存儲的二進(jìn)制信息。

存儲器芯片容量=存儲單元數(shù)×每單元的數(shù)據(jù)位數(shù)例：6264

8KB=8K×8bit

61162KB=2K×8bit

1字節(jié)=8bit；1KB=210字節(jié)=1024字節(jié)；1MB=210KB=1024KB；1GB=210MB=1024MB；1TB=210GB=1024GB。5.1.1

半導(dǎo)體存儲器的性能指標(biāo)3.其他指標(biāo)：功耗，工作電源，可靠性，集成度，價(jià)格等。半導(dǎo)體存儲器（Memory）隨機(jī)存取存儲器（RAM）只讀存儲器（ROM）

靜態(tài)RAM（SRAM）常用于Cache

動態(tài)RAM（DRAM）常用于內(nèi)存條掩膜ROM可編程ROM（PROM）紫外線可擦除的PROM（EPROM）電可擦除的PROM（EEPROM）快擦寫存儲器（FlashMemory）5.1.2

半導(dǎo)體存儲器的分類

從應(yīng)用角度可分為兩大類：

RAM具有易失性，可讀，可寫，常用于存放數(shù)據(jù)、中間結(jié)果等。ROM在程序執(zhí)行時(shí)只能讀不能寫。常用于存放程序或不易變的數(shù)據(jù)。掩膜ROM不可改寫?？删幊蘌ROM、EPROM、E2PROM及FLASH在一定條件下可改寫。第5章半導(dǎo)體存儲器一、RAM原理構(gòu)成存儲體（R-S觸發(fā)器構(gòu)成的存儲矩陣）外圍電路譯碼電路、緩沖器I/O控制電路

5.2隨機(jī)存取存儲器(RAM)第5章半導(dǎo)體存儲器5.2.1

靜態(tài)RAM（SRAM）地址譯碼器存儲矩陣數(shù)據(jù)緩沖器012n-101m……控制邏輯…CSR/Wn位地址m位數(shù)據(jù)存儲芯片內(nèi)部構(gòu)成示意圖第5章半導(dǎo)體存儲器地址譯碼器：接收來自CPU的n位地址，經(jīng)譯碼后產(chǎn)生2n個(gè)地址選擇信號，實(shí)現(xiàn)對片內(nèi)存儲單元的選址?？刂七壿嬰娐罚?/p>

接收片選信號CS及來自CPU的讀/寫控制信號，形成芯片內(nèi)部控制信號，控制數(shù)據(jù)的讀出和寫入。數(shù)據(jù)緩沖器：

寄存來自CPU的寫入數(shù)據(jù)或從存儲體內(nèi)讀出的數(shù)據(jù)。存儲體：

存儲體是存儲芯片的主體，由基本存儲元按照一定的排列規(guī)律構(gòu)成。第5章半導(dǎo)體存儲器1.存儲體

一個(gè)基本存儲電路能存儲1位2#數(shù)。

（1）T1和T2組成一個(gè)雙穩(wěn)態(tài)觸發(fā)器，用于保存數(shù)據(jù)。T3和T4為負(fù)載管。（2）如O1點(diǎn)為數(shù)據(jù)Q，則O2點(diǎn)為數(shù)據(jù)/Q。（3）行選擇線有效（高電平）時(shí)，O1、O2處的數(shù)據(jù)信息通過門控管T5和T6送至T7和T8

。（4）列選擇線有效（高電平）時(shí)，T7和T8處的數(shù)據(jù)信息通過門控管T7和T8送至芯片C的引腳，讀控制線有效則輸出至數(shù)據(jù)線。2.外圍電路（1）地址譯碼器——對外部地址信號譯碼，用以選擇要訪問的單元。

第5章半導(dǎo)體存儲器①單地址譯碼（右圖1）：

譯碼器為10:1024，譯碼輸出線210＝1024根。

引線太多，制造困難。若要構(gòu)成1K×1b個(gè)存儲單元，需10根地址線，1根數(shù)據(jù)線。②雙地址譯碼（右圖2）

：

有X、Y兩個(gè)譯碼器，每個(gè)有10/2個(gè)輸入，210/2個(gè)輸出，共輸出210/2×210/2=210（1024）個(gè)狀態(tài)，而輸出線只有2×210/2根。

兩個(gè)5:32譯碼器組成行列形式選中單元，大大減少引線。第5章半導(dǎo)體存儲器存儲體I/O緩沖

X譯碼Y譯碼存儲器控制邏輯A0A1AP-1APAP+1…AKD0D1DN-1R/WCERAM基本結(jié)構(gòu)框圖（2）I/O控制電路ii.接收R/W信號0寫有效1讀有效i.接收片選信號（CE或CS）0選中芯片1未選中例：一片62256為32K*8的RAM

地址線15根，數(shù)據(jù)線8根，

RAM的控制信號為3根（WE,OE,CE）。常用RAM有：

61166264

62256低功耗CMOSSRAM，容量8K×8bit；DIP封裝，單一5V電源供電。28PIN，輸入輸出電平與TTL兼容。最大存儲時(shí)間70～120ns。第5章半導(dǎo)體存儲器1.引腳及其含義二、典型芯片HM6264BL

Din寫×010

Dout讀0110高阻輸出禁止1110高阻低功耗××0×高阻低功耗×××1I/O信號工作方式

OE

WE

CS2

CS1

表5-1HM6242BL工作方式第5章半導(dǎo)體存儲器表5-1為HM6264BL工作方式真值表（功能表）。2.工作方式第5章半導(dǎo)體存儲器6264SRAM與CPU的連接

8086CPUWRRD6264WEOE3.讀寫周期時(shí)序讀出時(shí)間tAA

：最大70ns，從地址有效到RAM數(shù)據(jù)線上出現(xiàn)穩(wěn)定數(shù)據(jù)的時(shí)間。是RAM讀操作速度快慢的主要指標(biāo)。讀周期tRC：70ns（mim），表示連續(xù)操作允許最小時(shí)間。它總是大于或等于讀出時(shí)間。正確讀數(shù)：地址有效經(jīng)tAA后，且片選信號有效經(jīng)tCO

及tOE后才能收到數(shù)據(jù)。第5章半導(dǎo)體存儲器（1）讀周期讀周期時(shí)序第5章半導(dǎo)體存儲器

寫周期時(shí)序

要實(shí)現(xiàn)寫操作必須要CS1、CS2和WE都有效。但在地址改變期間，WE必須為高，以防止地址變化期間可能有誤碼寫入，破壞內(nèi)存數(shù)據(jù)。為此，WE必須在地址有效以后經(jīng)過一段時(shí)間才有效，使地址信號足夠穩(wěn)定。注意：（2）寫周期twc（定義同讀周期）在地址給定且WE有效一段時(shí)間后，才可寫入數(shù)據(jù)。（一）6225662256是32K*8的CMOS靜態(tài)RAM

補(bǔ)充：典型存儲器芯片和譯碼器芯片第5章半導(dǎo)體存儲器62256工作表（二）3-8譯碼器74LS13874LS138引腳功能（1）片選信號：G1?G2A?G2B（2）CBA譯碼Y0到Y(jié)7有效5.2.2動態(tài)RAM（DRAM）一、單管動態(tài)基本存儲電路（1或0由電容C上有無電荷決定）

①

設(shè)

T1導(dǎo)通時(shí)（字選線＝1），將D＝1寫入，則C上有電荷。

②字選線撤消，T1截止。

③

T1導(dǎo)通（字選線＝1）才能讀。

讀時(shí)：D本為0，CD無電荷。導(dǎo)通時(shí)C上電荷轉(zhuǎn)移到CD

上，所以D為1；

若C上原無電荷，則D為0；第5章半導(dǎo)體存儲器電容C通常小于數(shù)據(jù)線上的分布電容CD，每個(gè)數(shù)據(jù)讀出后，C上的電荷經(jīng)CD釋放，信息被破壞。所以需要刷新——周期性不斷充電。刷新時(shí)間2ms—8ms。（刷新即在數(shù)據(jù)線上加電壓，給C充電，然后關(guān)斷T。）字選線“1”數(shù)據(jù)線D”1”CDES(－)ES(－)CT1SDGμPD424256的容量是256K×4，片內(nèi)需log2256K=18個(gè)地址信號，外接9根地址線，由內(nèi)部多路開關(guān)將外部18根地址線分兩次送入。一、基于預(yù)測技術(shù)的DRAM

二、同步DRAM—SDRAM

三、基于協(xié)議的DRDRAM——DirectRambusDRAM

5.2.4高集成度RAM（IRAM）

——又稱為RAM條，將多片DRAM芯片裝配在印刷電路板上，直接插在微機(jī)內(nèi)MEM插座上。特點(diǎn)：動態(tài)刷新電路集成在片內(nèi)，克服了DRAM需外接刷新電路的缺點(diǎn)，從而兼有動、靜RAM的優(yōu)點(diǎn)。

第5章半導(dǎo)體存儲器動、靜RAM比較：動：容量大，速度慢，功耗低，刷新電路復(fù)雜。靜：容量小，速度快，功耗大，無刷新電路。二、典型芯片uPD4242565.2.3高速RAM（由DRAM進(jìn)行改進(jìn)，因RAM價(jià)格高）第5章半導(dǎo)體存儲器主要產(chǎn)品有:Intel2186、2187（8K×8位)。封裝形式有：SIMM（SingleIn-lineMemoryModle)單邊沿連接插腳 DIMM（DualIn-lineMemorymodle)雙邊沿連接插腳

5.3只讀存儲器（ROM）

掩膜ROM芯片所存儲的信息由芯片制造廠家完成，用戶不能修改。掩膜ROM以有/無跨接管子來區(qū)分0/1信息：有為0，無（被光刻而去掉）為1。5.3.1掩膜ROM和PROM一、掩膜ROM（ReadOnlyMemory）位線字線

D3D2D1D0單元01010單元11101單元20101單元30110典型的PROM基本存儲電路如下圖所示。芯片出廠時(shí)，開關(guān)管T1與位線（數(shù)據(jù)線）之間以熔絲相連。用戶可對其進(jìn)行一次性編程（熔斷或保留熔絲以區(qū)分“1/0”）：

當(dāng)加入寫脈沖，某些存儲單元熔絲熔斷，信息永久寫入，不可再次改寫。PROM基本存儲電路第5章半導(dǎo)體存儲器二、PROM（ProgrammableROM）PROM的寫入要由專用的電路（大電流、高電壓）和程序完成。第5章半導(dǎo)體存儲器5.3.2可擦除的PROM

一、EPROM（紫外線可擦除）

1.基本存儲電路（1）由浮柵雪崩注入的FAMOS器件構(gòu)成。（2）當(dāng)浮柵有足夠的電荷積累時(shí)，記錄的信息為0，沒有一定的電荷積累時(shí)，信息為1。（3）用戶可以多次編程。編程加寫脈沖后，某些存儲單元的PN結(jié)表面形成浮動?xùn)?，阻擋通路，?shí)現(xiàn)信息寫入。（4）用紫外線照射可驅(qū)散浮動?xùn)牛ǜ派系碾姾尚纬晒怆娏餍孤?，原有信息全部擦除（擦除后?nèi)容全為“1”），便可再次改寫。GSD第5章半導(dǎo)體存儲器通?？苫Q。引腳OE，CE都為0時(shí)，D0～D7端可讀到數(shù)據(jù)。Vpp=12.5V或更高時(shí)，可寫入，有專用寫入器。2.典型芯片（27系列）27162K×8bit27324K×8bit

2751264K×8bit如：27256為32K×8EPROM二、EEPROM

特點(diǎn)：

1.在線改寫，簡單，在單一5V電源下即可完成。2.擦除與寫入同步，約10ms。有些E2PROM設(shè)有寫入結(jié)束標(biāo)志以供查詢或申請中斷。3.一般為并行總線傳輸，如：2864，引腳與2764完全兼容，最大存取時(shí)間200ns，編程與工作電壓均為5V。

4.具備RAM、ROM的優(yōu)點(diǎn),但寫入時(shí)間較長。第5章半導(dǎo)體存儲器

三、OTPROM（OneTimePROM）

除了沒有擦除窗口，其他工藝與EPROM完全相同。可用普通編程器對其編程（只能一次）。

四、快擦寫存儲器（Flashmemory)

類似EEPROM。它采用一種非揮發(fā)性存儲技術(shù)，即掉電后數(shù)據(jù)信息可以長期保存

。又能在線擦除和重寫，擦除的是整個(gè)存儲器陣列或者是一個(gè)大的存儲單元塊，而不是一個(gè)字節(jié)一個(gè)字節(jié)的擦除。需幾秒鐘時(shí)間，但擦除次數(shù)有限。

產(chǎn)品型號有：28F25632K×8bit 29010 128K×8bit

5.4存儲器連接與擴(kuò)充需考慮的問題

①總線連接（AB、CB、DB）

②時(shí)序配合③驅(qū)動能力

若用存貯芯片構(gòu)成存貯系統(tǒng)，或?qū)σ延械拇尜A系統(tǒng)進(jìn)行容量擴(kuò)充時(shí)，需要通過總線將RAM、ROM芯片同CPU連接起來，并使之協(xié)調(diào)工作。5.4.1存儲器芯片選擇第5章半導(dǎo)體存貯器一、類型選擇RAM——存儲用戶的調(diào)試程序、程序的中間運(yùn)算結(jié)果及掉電時(shí)無需保護(hù)的I/O數(shù)據(jù)及參數(shù)等。①SRAM—與CPU連接簡單，無需接口電路，在小型系統(tǒng)中、智能儀表中采用。②

DRAM—集成度高，但需刷新電路，與CPU的接口復(fù)雜，僅在需要較大存貯容量的計(jì)算機(jī)產(chǎn)品中應(yīng)用。ROM——具有非易失性。

①

EPROM——

存放系統(tǒng)（監(jiān)控）程序，無需在線修改的參數(shù)。②

E2PROM——數(shù)據(jù)、參數(shù)等有掉電保護(hù)要求的數(shù)據(jù)。

特別：利用后備電源，配合掉電保護(hù)電路，也可以保證靜態(tài)

RAM在掉電后數(shù)據(jù)不丟失。第5章半導(dǎo)體存貯器

在第二章的CPU時(shí)序介紹中了解到：CPU進(jìn)行讀操作時(shí)，什么時(shí)候送地址信號,什么時(shí)候從數(shù)據(jù)線上讀數(shù)據(jù),其時(shí)序是固定的。從T1狀態(tài)開始到地址信號有效：TCLAVmax=110ns（地址有效延遲）

對MEM，從外部輸入地址信號有效，到把內(nèi)部數(shù)據(jù)送至數(shù)據(jù)總線上的時(shí)序也是固定的，由存儲器的內(nèi)部結(jié)構(gòu)和制造工藝決定。6264讀取時(shí)間tAAmax＝70ns

二、存儲器芯片與CPU的時(shí)序配合 ——MEM與CPU工作速度的匹配問題。8088讀周期時(shí)序（4.77MHz時(shí)）

所以，從T1狀態(tài)開始到6264中指定單元讀出信息到數(shù)據(jù)總線上的時(shí)間為：

TCLAVmax＋tAAmax＝110ns＋70ns＝180nsCPU-從T1狀態(tài)開始到地址信號有效：TCLAVmax=110ns（地址有效延遲）8088讀周期時(shí)序（4.77MHz時(shí)）6264讀周期時(shí)序MEM：

6264讀取時(shí)間tAAmax=70ns第5章半導(dǎo)體存貯器第5章半導(dǎo)體存貯器CPU在T3的下跳沿（T3、T4交界處）采樣數(shù)據(jù)總線以得到數(shù)據(jù)。為確保采樣的數(shù)據(jù)是可靠的，則要求RAM輸出到總線上的數(shù)據(jù)比T3后沿提前TDVCL時(shí)間已穩(wěn)定。

即：3T-TDVCL=3×200ns-30ns=570ns

570ns＞180ns

所以，對于6264來說，能與CPU在時(shí)序上很好地配合。若不能很好地配合，需要在T3~T4間插入Tw。

當(dāng)CPU與MEM連接時(shí)，兩者時(shí)序要配合。

即，當(dāng)CPU發(fā)出讀數(shù)據(jù)信號的時(shí)侯，存儲器已把數(shù)據(jù)輸出并穩(wěn)定在數(shù)據(jù)總線上，這時(shí)CPU才能讀到數(shù)據(jù)。

前已述及——從T1狀態(tài)開始到6264中指定單元讀出信息到數(shù)據(jù)總線上的時(shí)間為：

TCLAVmax＋tAAmax＝110ns＋70ns＝180ns

通常，為簡化外圍電路及充分發(fā)揮CPU的工作速度，應(yīng)盡可能選擇與CPU時(shí)序相匹配的芯片。5.4.2存儲器容量擴(kuò)充

當(dāng)單片存儲器芯片的容量不能滿足系統(tǒng)容量要求時(shí)，可多片組合以擴(kuò)充位數(shù)或存貯單元數(shù)。本節(jié)以RAM擴(kuò)充為例，ROM的處理方法與之相同。第5章半導(dǎo)體存貯器=2（片）

一、位數(shù)擴(kuò)充

例：用8K×8bit的6264擴(kuò)充形成8K×16bit的芯片組，所需芯片：

8K×16bit8K×8bit

方法——兩個(gè)芯片的地址線、片選信號及讀/寫控制線分別互連；兩個(gè)芯片的數(shù)據(jù)線各自獨(dú)立，一片作低8位（D0~D7）,另一片作高8位（D8~D15）。

即，每個(gè)16位數(shù)據(jù)的高、低字節(jié)分別存于兩個(gè)芯片，一次讀/寫操作同時(shí)訪問兩個(gè)芯片中的同地址單元。具體連接如右。第5章半導(dǎo)體存貯器

二、單元數(shù)擴(kuò)充例：用8K×8bit的6264擴(kuò)充形成32K×8bit的存儲區(qū),需要的8K×8

芯片數(shù)為：32K/8K=4（片）8K×8芯片A14A13A12～A0地址范圍

0＃000…00至1…110000H—1FFFH

1＃010…00至1…112000H—3FFFH2＃100…00至1…114000H—5FFFH3＃110…00至1…116000H—7FFFH

連接時(shí)：⑴A0~A12，D7~D0，R/W等同名信號連接在一起。

⑵由于容量的擴(kuò)充，增加了兩位地址線，譯碼后產(chǎn)生4個(gè)片選信號，用于區(qū)分4個(gè)芯片。這樣，32K的地址范圍在4個(gè)芯片中的分配為：

稱地址線A0～A12實(shí)現(xiàn)片內(nèi)尋址，A13～A14實(shí)現(xiàn)片間尋址。第5章半導(dǎo)體存貯器

當(dāng)單元數(shù)與位數(shù)都要擴(kuò)充時(shí)，將以上兩者結(jié)合起來。如：用8K×8芯片構(gòu)成32K×16存儲區(qū)，需要4×2個(gè)芯片。（1）先擴(kuò)充位數(shù)，每2個(gè)芯片一組，構(gòu)成4個(gè)8K×16芯片組；（2）再擴(kuò)充單元數(shù)，將這4個(gè)芯片組組合成32K×16存儲區(qū)。

擴(kuò)充連接圖

5.58086/8088與存儲器連接1．全譯碼法——片內(nèi)尋址未用的全部高位地址線都參加譯碼，譯碼輸出作為片選信號，使得每個(gè)存貯器單元地址唯一。

譯碼電路比較復(fù)雜。一般用3-8譯碼器或可編程器件等實(shí)現(xiàn)。部分譯碼法——除片內(nèi)尋址外的高位地址的一部分來譯碼產(chǎn)生片選信號（簡單）線選法——用除片內(nèi)尋址外的高位地址線中的任一根做為片選信號，直接接各存儲器的片選端來區(qū)別各芯片的地址。第5章半導(dǎo)體存貯器

設(shè)CPU引腳已經(jīng)外圍芯片（鎖存器、驅(qū)動器），可以連接存貯器或I/O接口電路。以8088系統(tǒng)總線與SRAM連接為例，AB、CB、DB如何連？例：用4片6264構(gòu)成32K×8的存貯區(qū)。片內(nèi)地址連接A0~A12，高位地址線A19~A13譯碼后產(chǎn)生6264的片選信號。一般有三種譯碼方式：第5章半導(dǎo)體存貯器例：用4片6264構(gòu)成32K×8的存貯區(qū)。1.全譯碼法——高位地址線A19~A13全部參加譯碼，產(chǎn)生6264的片選信號。注：MEMW=IO/M+WRMEMR=IO/M+RD

整個(gè)32K×8存儲器的地址范圍：00000H—07FFFH僅占用80881M容量的32K地址范圍。全譯碼的優(yōu)點(diǎn)地址唯一實(shí)現(xiàn)地址連續(xù)便于擴(kuò)充第5章半導(dǎo)體存貯器２．部分譯碼法——除片內(nèi)尋址外的高位地址的一部分來譯碼產(chǎn)生片選信號（簡單）。缺點(diǎn)：地址重疊，每個(gè)地址有2（20~15）=25個(gè)重疊地址。令未用到的高位地址全為0，則稱為基本存貯器地址。3．線選法

——用除片內(nèi)尋址外的高位地址線中的任一根做為片選信號，直接接各存儲器的片選端來區(qū)別各芯片的地址。特點(diǎn)：①線選法也有地址重疊區(qū)。②地址不連續(xù)，但簡單。芯片A19~A17A16~A13A12……A0地址范圍0＃

000011100…0至11…10E000H~0FFFFH1＃

000101100…0至11…116000H~17FFFH2＃

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000111000…0至11…11C000H~1DFFFH第5章