數(shù)字邏輯實(shí)驗(yàn)指導(dǎo)書

數(shù)字邏輯實(shí)驗(yàn)指導(dǎo)

實(shí)驗(yàn)一:一位全加Vivado2014Verilog1ABS0000000101010010111010001101101101011111Co=A.B+(AB).Cifull_adder(inputinputy,inputz,outputxor(w1,x,y);and(w2,x,xor(s,w1,and(w3,w1,Tools‐>Vivado2014.2Vivado2014.2注意(重要！)：工程名稱和路徑中不能出現(xiàn)中文，特殊符號(hào)和空格，建議工程名稱以字母、數(shù)字、下劃線來組成。DigilentBasys3為例，F(xiàn)PGAArtix‐7XC7A35T‐1CPG236‐CFamily和度等級(jí)（TempGrade）為C）。點(diǎn)擊Next。擇CreateFile一項(xiàng)。開該文件，輸入相應(yīng)的設(shè)計(jì)代碼。根據(jù)已知的電路圖可以設(shè)計(jì)出以下verilog代碼注意（重要）vivad 無自動(dòng)保存功能，輸入代碼或修改代碼后需要手動(dòng)保full_adder(inputx,inputoutputxor(w1,x,y);and(w2,x,xor(s,w1,and(w3,w1,9、綜合完成之后，選擇OpenSynthesizedDesign，打開綜合結(jié)10、此時(shí)應(yīng)看到如下界面，如果沒出現(xiàn)如下界面，在圖示位置的layout中選擇IOnning一行選擇）并指定I/Ostd電壓為“LVCMOS33。下圖為樣例12、完成之后，點(diǎn)擊左上方中的保存按鈕，工程提示新建XDC文件或選擇工程中已三、工程實(shí)1FlowNavigatorProgramandDebugGenerateBitstream選項(xiàng)，工程會(huì)自動(dòng)3、在FlowNavigator中展開HardwareManager，點(diǎn)擊OpenNew4、在彈出的Openhardwaretarget向?qū)е?，先點(diǎn)擊Next，進(jìn)入Server選擇向?qū)?69program10、撥動(dòng)開關(guān)鍵，測(cè)試LED燈的亮滅是否與全加器的邏輯功能6彈出module端口定義框，由于此處是激勵(lì)測(cè)試文件，不需要有對(duì)外的接口，所以，此處為空。點(diǎn)擊OK，空白的激勵(lì)測(cè)試文件就建好了。regx1;regy1;regz1;wirex1=

y1=z1=x1=y1=z1=擇RunBehavioralSimulation一項(xiàng)，進(jìn)入仿真界面。實(shí)驗(yàn)二：一位BCD碼轉(zhuǎn)利用“與門“或門“非門”設(shè)計(jì)并實(shí)現(xiàn) 碼轉(zhuǎn)碼的電路將10個(gè)BCD碼（0000——1001）轉(zhuǎn)成余3碼（0011——1100，BCD的輸入為ABCD，輸出為WXYZ，對(duì)應(yīng)的真值表為：通過圖化簡(jiǎn)得到????????????????Z利用vivado2014設(shè)計(jì)一位BCD碼轉(zhuǎn)碼verilog源代碼將代碼到basys3實(shí)驗(yàn)板，以撥碼開關(guān)為輸入，LED燈為輸出進(jìn)行驗(yàn)實(shí)驗(yàn)三：三位二進(jìn)制計(jì)數(shù)器的設(shè)計(jì)與利用 現(xiàn)次??000001001011010100011111100000101010110100111110然后根據(jù)狀態(tài)轉(zhuǎn)移表，得到D?????.?? ?.?? ????????注意（重要：頂層模塊的時(shí)鐘信號(hào)應(yīng)映射到basys3開發(fā)板的w5時(shí)鐘端inputreset,inputin,

（100Mhz分頻使用，可用以下模塊產(chǎn)生1hz的新時(shí)鐘信號(hào)。(inputclk,input reg[27:0]count=0;regnew_clk1;reg assignnew_clk=

count<=

//new_clk1_next次態(tài)模塊elseif(count==0)

count_next<=

moduletop(inputclk,inputreset,outputA……);wirenew_clk; inpu