基于FPGA的智能作息時間系統(tǒng)設(shè)計

《智能作息時間系統(tǒng)》論文課題：智能作息時間系統(tǒng)班級：10集成姓名：….學(xué)號：…指導(dǎo)老師：……………摘要智能作息時間系統(tǒng)為學(xué)校上下課時間的準(zhǔn)確控制提供了很大的便利，同時在工廠、辦公室等場合也起到了提醒人們時間的作用，因此該系統(tǒng)的設(shè)計有一定的實用意義。本設(shè)計采用基于現(xiàn)場可編程門陣列（FPGA）的方法，底層模塊采用硬件描述語言（HDL）設(shè)計，不僅能對時、分、秒正常計時和顯示，而且還可對起床鈴、熄燈鈴時間的設(shè)定，上下課時間響鈴，整點響鈴等，報警時間可在1至9秒自由設(shè)定。系統(tǒng)主芯片采用美國Altera公司的EP2C35F672C6器件。該系統(tǒng)主要由計時模塊、控制模塊、響鈴模塊、定時模塊、LCD顯示模塊等模塊組成，由按鍵進(jìn)行時鐘的復(fù)位、校時、整點響鈴啟停等。通過仿真驗證及實際測試，該系統(tǒng)能夠正常計時、定時報警、報警時長設(shè)定等功能，可為日常作息提供準(zhǔn)確、便捷的提醒。系統(tǒng)運行穩(wěn)定，設(shè)計方法可行。關(guān)鍵詞：智能作息時間系統(tǒng)現(xiàn)場可編程門陣列硬件描述語言索要整個工程添加QQ:276162016第一章緒論1.1選題目的當(dāng)今社會，電子技術(shù)的應(yīng)用無處不在，電子技術(shù)正在不斷地改變我們的生活，改變著我們的世界。在這快速發(fā)展的年代，時間對人們來說是越來越寶貴，在快節(jié)奏的生活時，人們往往忘記了時間，一旦遇到重要的事情而忘記了時間，這將會帶來很大的損失。因此我們需要一個定時系統(tǒng)來提醒這些忙碌的人。數(shù)字化的時鐘給人們帶來了極大的方便。近些年，隨著科技的發(fā)展和社會的進(jìn)步，人們對時鐘的要求也越來越高，傳統(tǒng)的時鐘已不能滿足人們的需求。多功能數(shù)字鐘不管在性能還是在樣式上都發(fā)生了質(zhì)的變化，學(xué)校智能作息時間系統(tǒng)就是以時鐘為基礎(chǔ)的，在平時校園生活中是必不可少的工具。智能作息時間系統(tǒng)的數(shù)字化給人們生產(chǎn)生活帶來了極大的方便，而且大大地擴(kuò)展了時鐘原先的報時功能。諸如定時自動報警、定時啟閉電路、定時開關(guān)烘箱、通斷動力設(shè)備，甚至各種定時電氣的自動啟用等，所有這些，都是以時鐘數(shù)字化為基礎(chǔ)的。如今電子產(chǎn)品正向功能多元化，體積最小化，功耗最低化的方向發(fā)展。它與傳統(tǒng)的電子產(chǎn)品在設(shè)計上的顯著區(qū)別是大量使用大規(guī)?？删幊踢壿嬈骷?，使產(chǎn)品的性能提高，體積縮小，功耗降低，同時廣泛運用現(xiàn)代計算機(jī)技術(shù)，提高產(chǎn)品的自動化程度和競爭力，縮短研發(fā)周期。因此，基于FPGA研究時鐘及擴(kuò)展應(yīng)用，有著非?，F(xiàn)實的意義。1.2QuartusⅡ設(shè)計步驟QuartusII是Altera公司的綜合性PLD開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（AlteraHardwareDescriptionLanguage）等多種設(shè)計輸入形式。內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程[4]。其設(shè)計流程包括設(shè)計輸入、編譯、仿真與定時分析、編程與驗證。設(shè)計輸入包括原理圖輸入、HDL文本輸入、EDIF網(wǎng)表輸入、波形輸入等幾種方式。編譯時要根據(jù)設(shè)計要求設(shè)定編譯方式和編譯策略，然后根據(jù)設(shè)定的參數(shù)和策略對設(shè)計項目進(jìn)行網(wǎng)表提取、邏輯綜合、器件適配，供分析、仿真和編程使用。設(shè)計完成后需要進(jìn)行仿真，可以測試設(shè)計的邏輯功能和延時特性。最后可以用得到的編程文件通過編程電纜配置PLD，進(jìn)行在線測試。在設(shè)計過程中，如果出現(xiàn)錯誤，則需重新回到設(shè)計輸入階段，改正錯誤或調(diào)整電路后重新測試。1.3VHDL特點硬件描述語言HDL（HardwareDescriptionLanguage）誕生于1962年。與SDL（SoftwareDescriptionLanguage）相似，經(jīng)歷了從機(jī)器碼（晶體管和焊接）、匯編（網(wǎng)表）、到高級語言（HDL）的過程[5]。HDL是用形式化的方法描述數(shù)字電路和設(shè)計數(shù)字邏輯系統(tǒng)的語言。主要用于描述離散電子系統(tǒng)的結(jié)構(gòu)和行為。HDL和原理圖是兩種最常用的數(shù)字硬件電路描述方法，HDL設(shè)計法具有更好的可移植性、通用性和模塊劃分與重用性的特點，在目前的工程設(shè)計開發(fā)流程是基于HDL的[6]。在目前的工程設(shè)計中被廣泛使用。所以，我們在使用FPGA設(shè)計數(shù)字電路時，其開發(fā)流程是基于HDL的。VHDL描述數(shù)字電路系統(tǒng)設(shè)計的行為、功能、輸入和輸出。它在語法上與現(xiàn)代編程語言相似，比如C語言。應(yīng)用VHDL進(jìn)行系統(tǒng)設(shè)計，有以下幾方面的特點:功能強大、可移植性、獨立性、可操作性、靈活性。第二章系統(tǒng)方案設(shè)計2.1設(shè)計方案采用基于FPGA的EDA計數(shù)設(shè)計。智能作息時間系統(tǒng)結(jié)構(gòu)組成中的數(shù)字部分可全部在FPGA內(nèi)部完成，底層模塊可以采用HDL語言或者軟件中的庫元件。這種設(shè)計方法可使得系統(tǒng)的集成度提高，抗干擾能力也相應(yīng)提高。控制器底層模塊采用硬件描述語言設(shè)計，頂層模塊設(shè)計方法采用原理圖方式；打鈴器具有計時功能，能對時、分、秒正常計時和顯示；又具有定時打鈴功能，當(dāng)設(shè)定的打鈴時間與學(xué)校上下課時間點相同時打鈴；并且計時時間、定時時間、打鈴時長（1S~9S內(nèi)）自由設(shè)置和調(diào)整，其數(shù)據(jù)信息通過LCD顯示。振蕩器產(chǎn)生穩(wěn)定的50MHZ高頻脈沖信號，作為數(shù)字鐘的時間基準(zhǔn)，然后經(jīng)過分頻器輸出標(biāo)準(zhǔn)秒脈沖。秒計數(shù)個位器滿10后向十位進(jìn)位，秒計數(shù)器十位滿6后向分計數(shù)器個位進(jìn)位，分計數(shù)器個位器滿10后向十位進(jìn)位，分計數(shù)器十位滿6后向小時計數(shù)器滿12后向am_pm進(jìn)位，計滿后各計數(shù)器清零，重新計數(shù)。計數(shù)器的輸出送LCD1602顯示。在控制信號中除了一般的校時信號外，還有時鐘清零信號。時基電路可以由石英晶體振蕩電路構(gòu)成，晶振頻率為50MHz，經(jīng)過分頻可得到秒脈沖信號?？傮w設(shè)計框圖如下圖總體設(shè)計框圖2.2分頻模塊設(shè)計晶體振蕩器是構(gòu)成數(shù)字時鐘的核心，振蕩器的穩(wěn)定度及頻率的精度決定了數(shù)字鐘計時的準(zhǔn)確程度，它保證了時鐘的走時準(zhǔn)確及穩(wěn)定。石英晶體