數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)

數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)第一頁(yè)，共八十九頁(yè)，2022年，8月28日第13章數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)數(shù)字系統(tǒng)的設(shè)計(jì)模型數(shù)字系統(tǒng)的設(shè)計(jì)方法

數(shù)字系統(tǒng)的設(shè)計(jì)準(zhǔn)則

數(shù)字系統(tǒng)的設(shè)計(jì)步驟本章小結(jié)數(shù)字系統(tǒng)設(shè)計(jì)舉例VHDL狀態(tài)機(jī)第二頁(yè)，共八十九頁(yè)，2022年，8月28日13.1數(shù)字系統(tǒng)的設(shè)計(jì)模型數(shù)字系統(tǒng)指的是交互式的、以離散形式表示的，具有存儲(chǔ)、傳輸、信息處理能力的邏輯子系統(tǒng)的集合。用于描述數(shù)字系統(tǒng)的模型有多種，各種模型描述數(shù)字系統(tǒng)的側(cè)重點(diǎn)不同。圖13.1介紹了一種普遍采用的模型。這種模型根據(jù)數(shù)字系統(tǒng)的定義，將整個(gè)系統(tǒng)劃分為兩個(gè)模塊或兩個(gè)子系統(tǒng)：數(shù)據(jù)處理子系統(tǒng)和控制子系統(tǒng)。第三頁(yè)，共八十九頁(yè)，2022年，8月28日?qǐng)D13.1數(shù)字系統(tǒng)的設(shè)計(jì)模型第四頁(yè)，共八十九頁(yè)，2022年，8月28日

●數(shù)據(jù)處理子系統(tǒng)主要完成數(shù)據(jù)的采集、存儲(chǔ)、運(yùn)算和傳輸。

●數(shù)據(jù)處理子系統(tǒng)主要由存儲(chǔ)器、運(yùn)算器、數(shù)據(jù)選擇器等功能電路組成?！駭?shù)據(jù)處理子系統(tǒng)與外界進(jìn)行數(shù)據(jù)交換，在控制子系統(tǒng)(或稱(chēng)控制器)發(fā)出的控制信號(hào)作用下，數(shù)據(jù)處理子系統(tǒng)將進(jìn)行數(shù)據(jù)的存儲(chǔ)和運(yùn)算等操作。

●控制子系統(tǒng)是執(zhí)行數(shù)字系統(tǒng)算法的核心，具有記憶功能，因此控制子系統(tǒng)是時(shí)序系統(tǒng)?？刂谱酉到y(tǒng)由組合邏輯電路和觸發(fā)器組成，與數(shù)據(jù)處理子系統(tǒng)共用時(shí)鐘。第五頁(yè)，共八十九頁(yè)，2022年，8月28日

●把數(shù)字系統(tǒng)劃分為控制子系統(tǒng)和數(shù)據(jù)處理子系統(tǒng)兩個(gè)主要部分，使設(shè)計(jì)者面對(duì)的電路規(guī)模減小，二者可以分別設(shè)計(jì)

；

采用該模型的優(yōu)點(diǎn)

●由于數(shù)字系統(tǒng)中控制子系統(tǒng)的邏輯關(guān)系比較復(fù)雜，將其獨(dú)立劃分出來(lái)后，可突出設(shè)計(jì)重點(diǎn)和分散設(shè)計(jì)難點(diǎn)；●當(dāng)數(shù)字系統(tǒng)劃分為控制子系統(tǒng)和數(shù)據(jù)處理子系統(tǒng)后，邏輯分工清楚，各自的任務(wù)。

第六頁(yè)，共八十九頁(yè)，2022年，8月28日13.2數(shù)字系統(tǒng)的設(shè)計(jì)方法數(shù)字系統(tǒng)設(shè)計(jì)有多種方法，如模塊設(shè)計(jì)法、自頂向下設(shè)計(jì)法和自底向上設(shè)計(jì)法等。數(shù)字系統(tǒng)的設(shè)計(jì)一般采用自頂向下、由粗到細(xì)、逐步求精的方法。第七頁(yè)，共八十九頁(yè)，2022年，8月28日一、自底向上的設(shè)計(jì)方法

傳統(tǒng)的電子設(shè)計(jì)流程通常是自底向上的，即首先確定構(gòu)成系統(tǒng)的最底層的電路模塊或元件的結(jié)構(gòu)和功能，然后根據(jù)主系統(tǒng)的功能要求，將它們組合成更大的功能塊，使它們的結(jié)構(gòu)和功能滿足高層系統(tǒng)的要求。以此流程，逐步向上遞推，直至完成整個(gè)目標(biāo)系統(tǒng)的設(shè)計(jì)。第八頁(yè)，共八十九頁(yè)，2022年，8月28日系統(tǒng)測(cè)試與性能分析完整系統(tǒng)功能模塊基本元器件

缺點(diǎn)：1、設(shè)計(jì)過(guò)程依賴現(xiàn)有的通用元器件、手工及經(jīng)驗(yàn)；2、設(shè)計(jì)后期的仿真和調(diào)試3、自下而上思想的局限性4、設(shè)計(jì)周期長(zhǎng)、靈活性差、效率低傳統(tǒng)電路設(shè)計(jì)方法：自下而上（Bottom-Up）的設(shè)計(jì)方法第九頁(yè)，共八十九頁(yè)，2022年，8月28日二、自頂向下的設(shè)計(jì)方法

將數(shù)字系統(tǒng)的整體逐步分解為各個(gè)子系統(tǒng)和模塊，若子系統(tǒng)規(guī)模較大，則還需將子系統(tǒng)進(jìn)一步分解為更小的子系統(tǒng)和?？?，層層分解，直至整個(gè)系統(tǒng)中各個(gè)子系統(tǒng)關(guān)系合理，并便于邏輯電路級(jí)的設(shè)計(jì)和實(shí)現(xiàn)為止。自上而下設(shè)計(jì)中可逐層描述，逐層仿真，保證滿足系統(tǒng)指標(biāo)。第十頁(yè)，共八十九頁(yè)，2022年，8月28日

●自頂向下設(shè)計(jì)方法是一種模塊化設(shè)計(jì)方法。對(duì)設(shè)計(jì)的描述從上到下逐步由粗略到詳細(xì)，符合常規(guī)的邏輯思維習(xí)慣；

優(yōu)點(diǎn)

●針對(duì)具體的設(shè)計(jì)，實(shí)施自頂向下的設(shè)計(jì)方法的形式會(huì)有所不同，但均需遵循以下兩條原則：逐層分解功能和分層次進(jìn)行設(shè)計(jì)。同時(shí)，應(yīng)在各個(gè)設(shè)計(jì)層次上，考慮相應(yīng)的仿真驗(yàn)證問(wèn)題。

●適合多個(gè)設(shè)計(jì)者同時(shí)進(jìn)行設(shè)計(jì)。隨著技術(shù)的不斷進(jìn)步，許多設(shè)計(jì)由一個(gè)設(shè)計(jì)者已無(wú)法完成，由多個(gè)設(shè)計(jì)者分工協(xié)作完成一項(xiàng)設(shè)計(jì)的情況越來(lái)越多；第十一頁(yè)，共八十九頁(yè)，2022年，8月28日13.3數(shù)字系統(tǒng)的設(shè)計(jì)準(zhǔn)則進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)時(shí)，通常需要考慮多方面的條件和要求，如設(shè)計(jì)的功能和性能要求，元器件的資源分配和設(shè)計(jì)工具的可實(shí)現(xiàn)性，系統(tǒng)的開(kāi)發(fā)費(fèi)用和成本等。雖然具體設(shè)計(jì)的條件和要求千差萬(wàn)別，實(shí)現(xiàn)的方法也各不相同，但數(shù)字系統(tǒng)設(shè)計(jì)還是具備一些共同的方法和準(zhǔn)則的。第十二頁(yè)，共八十九頁(yè)，2022年，8月28日一、分割準(zhǔn)則

●自頂向下的設(shè)計(jì)方法或其他層次化的設(shè)計(jì)方法，需要對(duì)系統(tǒng)功能進(jìn)行分割，然后用邏輯語(yǔ)言進(jìn)行描述。分割過(guò)程中，若分割過(guò)粗，則不易用邏輯語(yǔ)言表達(dá)；分割過(guò)細(xì)，則帶來(lái)不必要的重復(fù)和繁瑣。二、系統(tǒng)的可觀測(cè)性

●在系統(tǒng)設(shè)計(jì)中，應(yīng)該同時(shí)考慮功能檢查和性能的測(cè)試，即系統(tǒng)觀測(cè)性的問(wèn)題。一些有經(jīng)驗(yàn)的設(shè)計(jì)者會(huì)自覺(jué)地在設(shè)計(jì)系統(tǒng)的同時(shí)設(shè)計(jì)觀測(cè)電路，即觀測(cè)器，指示系統(tǒng)內(nèi)部的工作狀態(tài)。第十三頁(yè)，共八十九頁(yè)，2022年，8月28日三、同步和異步電路

●異步電路會(huì)造成較大延時(shí)和邏輯競(jìng)爭(zhēng)，容易引起系統(tǒng)的不穩(wěn)定，而同步電路則是按照統(tǒng)一的時(shí)鐘工作，穩(wěn)定性好。因此，在設(shè)計(jì)時(shí)應(yīng)盡可能采用同步電路進(jìn)行設(shè)計(jì)，避免使用異步電路。在必須使用異步電路時(shí)，應(yīng)采取措施來(lái)避免競(jìng)爭(zhēng)和增加穩(wěn)定性。四、最優(yōu)化設(shè)計(jì)

●由于可編程器件的邏輯資源、連接資源和I/O資源有限，器件的速度和性能也是有限的，用器件設(shè)計(jì)系統(tǒng)的過(guò)程相當(dāng)于求最優(yōu)解的過(guò)程，因此，需要給定兩個(gè)約束條件：邊界條件和最優(yōu)化目標(biāo)。第十四頁(yè)，共八十九頁(yè)，2022年，8月28日五、系統(tǒng)設(shè)計(jì)的藝術(shù)

●一個(gè)系統(tǒng)的設(shè)計(jì)，通常需要經(jīng)過(guò)反復(fù)的修改、優(yōu)化才能達(dá)到設(shè)計(jì)的要求。一個(gè)好的設(shè)計(jì)，應(yīng)該滿足“和諧”的基本特征，對(duì)數(shù)字系統(tǒng)可以根據(jù)以下幾點(diǎn)做出判斷：設(shè)計(jì)是否總體上流暢，無(wú)拖泥帶水的感覺(jué)；資源分配、I/O分配是否合理，設(shè)計(jì)上和性能上是否有瓶頸，系統(tǒng)結(jié)構(gòu)是否協(xié)調(diào)；是否具有良好的可觀測(cè)性；是否易于修改和移植；器件的特點(diǎn)是否能得到充分的發(fā)揮。第十五頁(yè)，共八十九頁(yè)，2022年，8月28日

●數(shù)字系統(tǒng)設(shè)計(jì)中的第一步是明確系統(tǒng)的任務(wù)。在設(shè)計(jì)任務(wù)書(shū)中，可用各種方式提出對(duì)整個(gè)數(shù)字系統(tǒng)的邏輯要求，常用的方式有自然語(yǔ)言、邏輯流程圖、時(shí)序圖或幾種方法的結(jié)合。當(dāng)系統(tǒng)較大或邏輯關(guān)系較復(fù)雜時(shí)，系統(tǒng)任務(wù)(邏輯要求)邏輯的表述和理解都不是一件容易的工作。所以，分析系統(tǒng)的任務(wù)必須細(xì)致、全面，不能有理解上的偏差和疏漏。

一、系統(tǒng)任務(wù)分析13.4數(shù)字系統(tǒng)的設(shè)計(jì)步驟第十六頁(yè)，共八十九頁(yè)，2022年，8月28日二、確定邏輯算法

●實(shí)現(xiàn)系統(tǒng)邏輯運(yùn)算的方法稱(chēng)為邏輯算法，也簡(jiǎn)稱(chēng)為算法。一個(gè)數(shù)字系統(tǒng)的邏輯運(yùn)算往往有多種算法，設(shè)計(jì)者的任務(wù)不但是要找出各種算法，還必須比較優(yōu)劣，取長(zhǎng)補(bǔ)短，從中確定最合理的一種。數(shù)字系統(tǒng)的算法是邏輯設(shè)計(jì)的基礎(chǔ)，算法不同，則系統(tǒng)的結(jié)構(gòu)也不同，算法的合理與否直接影響系統(tǒng)結(jié)構(gòu)的合理性。確定算法是數(shù)字系統(tǒng)設(shè)計(jì)中最具創(chuàng)造性的一環(huán)，也是最難的一步。第十七頁(yè)，共八十九頁(yè)，2022年，8月28日三、建立系統(tǒng)及子系統(tǒng)模型

●當(dāng)算法明確后，應(yīng)根據(jù)算法構(gòu)造系統(tǒng)的硬件框架(也稱(chēng)為系統(tǒng)框圖)，將系統(tǒng)劃分為若干個(gè)部分，各部分分別承擔(dān)算法中不同的邏輯操作功能。如果某一部分的規(guī)模仍嫌大，則需進(jìn)一步劃分。劃分后的各個(gè)部分應(yīng)邏輯功能清楚，規(guī)模大小合適，便于進(jìn)行電路級(jí)的設(shè)計(jì)。第十八頁(yè)，共八十九頁(yè)，2022年，8月28日四、系統(tǒng)（或模塊）邏輯描述

●當(dāng)系統(tǒng)中各個(gè)子系統(tǒng)(指最低層子系統(tǒng))和模塊的邏輯功能和結(jié)構(gòu)確定后，則需采用比較規(guī)范的形式來(lái)描述系統(tǒng)的邏輯功能。設(shè)計(jì)方案的描述方法可以有多種，常用的有方框圖、流程圖和描述語(yǔ)言等。

●對(duì)系統(tǒng)的邏輯描述可先采用較粗略的邏輯流程圖，再將邏輯流程圖逐步細(xì)化為詳細(xì)邏輯流程圖，最后將詳細(xì)邏輯流程圖表示成與硬件有對(duì)應(yīng)關(guān)系的形式，為下一步的電路級(jí)設(shè)計(jì)提供依據(jù)。第十九頁(yè)，共八十九頁(yè)，2022年，8月28日五、邏輯電路級(jí)設(shè)計(jì)及系統(tǒng)仿真

●電路級(jí)設(shè)計(jì)是指選擇合理的器件和連接關(guān)系以實(shí)現(xiàn)系統(tǒng)邏輯要求。電路級(jí)設(shè)計(jì)的結(jié)果常采用兩種方式來(lái)表達(dá)：電路圖方式和硬件描述語(yǔ)言方式。EDA軟件允許以這兩種方式輸入，以便作后續(xù)的處理。第二十頁(yè)，共八十九頁(yè)，2022年，8月28日六、系統(tǒng)的物理實(shí)現(xiàn)

●物理實(shí)現(xiàn)是指用實(shí)際的器件實(shí)現(xiàn)數(shù)字系統(tǒng)的設(shè)計(jì)，用儀表測(cè)量設(shè)計(jì)的電路是否符合設(shè)計(jì)要求。現(xiàn)在的數(shù)字系統(tǒng)往往采用大規(guī)模和超大規(guī)模集成電路，由于器件集成度高、導(dǎo)線密集，故一般在電路設(shè)計(jì)完成后即設(shè)計(jì)印刷電路板，在印刷電路板上組裝電路進(jìn)行測(cè)試。需要注意的是，印刷電路板本身的物理特性也會(huì)影響電路的邏輯關(guān)系。第二十一頁(yè)，共八十九頁(yè)，2022年，8月28日13.5數(shù)字系統(tǒng)的設(shè)計(jì)舉例【例13.1】數(shù)字頻率計(jì)的設(shè)計(jì)1.方案構(gòu)思：8位十進(jìn)制數(shù)字頻率計(jì)可以由一個(gè)測(cè)頻控制信號(hào)發(fā)生器TESTCTL、八個(gè)有時(shí)鐘使能的十進(jìn)制計(jì)數(shù)器CNT10、一個(gè)32位鎖存器REG32B組成。第二十二頁(yè)，共八十九頁(yè)，2022年，8月28日

2.頂層電路的設(shè)計(jì)及VHDL實(shí)現(xiàn)：

1)頂層電路邏輯圖

圖13.28位十進(jìn)制數(shù)字頻率計(jì)邏輯圖第二十三頁(yè)，共八十九頁(yè)，2022年，8月28日2)頂層的VHDL源程序LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYFREQISPORT(FSIN：INSTD_LOGIC；CLK：INSTD_LOGIC；DOUT：OUTSTD_LOGIC_VECTOR(31DOWNTO0))；ENDENTITYFREQ；ARCHITECTUREARTOFFREQIS第二十四頁(yè)，共八十九頁(yè)，2022年，8月28日COMPONENTCNT10IS --待調(diào)用的有時(shí)鐘使能的十進(jìn)制計(jì)數(shù)器端口定義PORT(CLK，CLR，ENA：INSTD_LOGIC；CQ：OUTSTD_LOGIC_VECTOR(3DOWNTO0)；CARRY_OUT：OUTSTD_LOGIC)；ENDCOMPONENTCNT10；COMPONENTREG32BIS --待調(diào)用的32位鎖存器端口定義．．．COMPONENTTESTCTLIS --待調(diào)用的測(cè)頻控制信號(hào)發(fā)生器端口定義第二十五頁(yè)，共八十九頁(yè)，2022年，8月28日．．．SIGNALSE，SC，SL：STD_LOGIC；SIGNALS1，S2，S3，S4，S5，S6，S7，S7，S8：STD_LOGIC；SIGNALSD：STD_LOGIC_VECTOR(31DOWNTO0)；BEGINU0：TESTCTLPORTMAP(CLK=>CLK，TSTEN=>SE，CLR_CNT=>SC，LOAD=>SL)；U1：CNT10PORTMAP(CLK=>FSIN，CLR=>SC，ENA=>SE，CQ=>SD(3DOWNTO0)，ARRY_OUT=>S1)；--名字關(guān)聯(lián)第二十六頁(yè)，共八十九頁(yè)，2022年，8月28日U2：CNT10PORTMAP(CLK=>S1，CLR=>SC，ENA=>SE，CQ=>SD(7DOWNTO4)，CARRY_OUT=>S2)；U3：CNT10PORTMAP(S2，SC，SE，SD(11DOWNTO8)，S3)； --位置關(guān)聯(lián)U4：CNT10PORTMAP(S3，SC，SE，SD(15DOWNTO12)，S4)；U5：CNT10PORTMAP(S4，SC，SE，SD(19DOWNTO16)，S5)；U6：CNT10PORTMAP(S5，SC，SE，SD(23DOWNTO20)，S6)；U7：CNT10PORTMAP(S6，SC，SE，SD(27DOWNTO24)，S7)；U8：CNT10PORTMAP(S7，SC，SE，SD(31DOWNTO28)，S8)；U9：REG32BPORTMAP(LOAD=>SL，DIN=>SD(31DOWNTO0)，DOUT=>DOUT)；ENDARCHITECTUREART；第二十七頁(yè)，共八十九頁(yè)，2022年，8月28日

3.次級(jí)模塊電路的分析與設(shè)計(jì)：

1)32位鎖存器REG32B的設(shè)計(jì)設(shè)置鎖存器的好處是，顯示的數(shù)據(jù)穩(wěn)定，不會(huì)由于周期性的清零信號(hào)而不斷閃爍。

第二十八頁(yè)，共八十九頁(yè)，2022年，8月28日2)32位鎖存器的VHDL源程序LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYREG32BISPORT(LOAD：INSTD_LOGIC；DIN：INSTD_LOGIC_VECTOR(31DOWNTO0)；DOUT：OUTSTD_LOGEC_VECTOR(31DOWNTO0))；ENDENTITYREG32B；第二十九頁(yè)，共八十九頁(yè)，2022年，8月28日ARCHITECTUREARTOFREG32BISBEGINPROCESS(LOAD，DIN)ISBEGINIFLOAD'EVENTANDLOAD='1'THENDOUT<=DIN；--鎖存輸入數(shù)據(jù)ENDIF；ENDPROCESS；ENDARCHITECTUREART；第三十頁(yè)，共八十九頁(yè)，2022年，8月28日3)十進(jìn)制計(jì)數(shù)器CNT10的設(shè)計(jì)此十進(jìn)制計(jì)數(shù)器的特殊之處是，有一時(shí)鐘使能輸入端ENA，用于鎖定計(jì)數(shù)值。當(dāng)高電平時(shí)計(jì)數(shù)允許，低電平時(shí)計(jì)數(shù)禁止。第三十一頁(yè)，共八十九頁(yè)，2022年，8月28日4)

十進(jìn)制計(jì)數(shù)器CNT10的VHDL源程序LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL； ENTITYCNT10ISPORT(CLK：INSTD_LOGIC；--計(jì)數(shù)時(shí)鐘信號(hào)CLR：INSTD_LOGIC； --清零信號(hào)ENA：INSTD_LOGIC； --計(jì)數(shù)使能信號(hào)CQ：OUTINTEGERRANGE0TO15；--4位計(jì)數(shù)結(jié)果輸出CARRY_OUT：OUTSTD_LOGIC)； --計(jì)數(shù)進(jìn)位第三十二頁(yè)，共八十九頁(yè)，2022年，8月28日ENDENTITYCNT10；ARCHITECTUREARTOFCNT10ISSIGNALCQI：INTEGERRANGE0TO15；BEGINPROCESS(CLK，CLR，ENA)ISBEGINIFCLR='1'THENCQI<=0； --計(jì)數(shù)器異步清零ELSIFCLK'EVENTANDCLK='1'THENIFENA='1'THEN第三十三頁(yè)，共八十九頁(yè)，2022年，8月28日IFCQI<9THENCQI<=CQI+1；ELSECQI<=0；ENDIF--等于9，則計(jì)數(shù)器清零ENDIF；ENDIF；ENDPROCESS；PROCESS(CQI)ISBEGINIFCQI=9THENCARRY_OUT<='1'；--進(jìn)位輸出ELSECARRY_OUT<='0'；ENDIF；ENDPROCESS；CQ<=CQI；ENDARCHITECTUREART；第三十四頁(yè)，共八十九頁(yè)，2022年，8月28日4、測(cè)頻控制信號(hào)發(fā)生器設(shè)計(jì)頻率測(cè)量的基本原理是計(jì)算每秒鐘內(nèi)待測(cè)信號(hào)的脈沖個(gè)數(shù)。測(cè)頻控制信號(hào)發(fā)生器的工作時(shí)序如圖13.3所示。為了產(chǎn)生這個(gè)時(shí)序圖，需首先建立一個(gè)由D觸發(fā)器構(gòu)成的二分頻器，在每次時(shí)鐘CLK上沿到來(lái)時(shí)其值翻轉(zhuǎn)。第三十五頁(yè)，共八十九頁(yè)，2022年，8月28日?qǐng)D13.3測(cè)頻控制信號(hào)發(fā)生器工作時(shí)序第三十六頁(yè)，共八十九頁(yè)，2022年，8月28日測(cè)頻控制信號(hào)發(fā)生器的源程序LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL； ENTITYTESTCTLISPORT(CLK：INSTD_LOGIC；--1Hz測(cè)頻控制時(shí)鐘TSTEN：OUTSTD_LOGIC；--計(jì)數(shù)器時(shí)鐘使能CLR_CNT：OUTSTD_LOGIC；--計(jì)數(shù)器清零LOAD：OUTSTD_LOGIC)；--輸出鎖存信號(hào)第三十七頁(yè)，共八十九頁(yè)，2022年，8月28日ENDENTITYTESTCTL；ARCHITECTUREARTOFTESTCTLISSIGNALDIV2CLK：STD_LOGIC；BEGINPROCESS(CLK)ISBEGINIFCLK'EVENTANDCLK='1'THEN--1HZ時(shí)鐘二分頻DIV2CLK<=NOTDIV2CLK；ENDIF；第三十八頁(yè)，共八十九頁(yè)，2022年，8月28日ENDPROCESS；PROCESS(CLK，DIV2CLK)ISBEGINIFCLK='0'ANDDIV2CLK='0'THEN --產(chǎn)生計(jì)數(shù)器清零信號(hào)CLR_CNT<='1'；ELSECLR_CNT<='0'；ENDIF；ENDPROCESS；LOAD<=NOTDIV2CLK；TSTEN<=DIV2CLK；ENDARCHITECTUREART；第三十九頁(yè)，共八十九頁(yè)，2022年，8月28日13.6VHDL狀態(tài)機(jī)

●狀態(tài)機(jī)克服了純硬件數(shù)字系統(tǒng)順序方式控制不靈活的缺點(diǎn)；

優(yōu)勢(shì)

●由于狀態(tài)機(jī)的結(jié)構(gòu)相對(duì)簡(jiǎn)單，設(shè)計(jì)方案相對(duì)固定，容易構(gòu)成性能良好的同步時(shí)序邏輯模塊；●在高速運(yùn)算和控制方面，狀態(tài)機(jī)更有其巨大的優(yōu)勢(shì)；

●高可靠性。

●與VHDL的其他描述方式相比，狀態(tài)機(jī)的VHDL表述豐富多樣、程序?qū)哟畏置鳎Y(jié)構(gòu)清晰，易讀易懂；在排錯(cuò)、修改和模塊移植方面也有其獨(dú)到的好處；第四十頁(yè)，共八十九頁(yè)，2022年，8月28日一、狀態(tài)機(jī)設(shè)計(jì)相關(guān)語(yǔ)句

TYPE數(shù)據(jù)類(lèi)型名IS數(shù)據(jù)類(lèi)型定義OF基本數(shù)據(jù)類(lèi)型;TYPE數(shù)據(jù)類(lèi)型名IS數(shù)據(jù)類(lèi)型定義;TYPEst1ISARRAY(0TO15)OFSTD_LOGIC;TYPEweekIS(sun，mon，tue，wed，thu，fri，sat);

TYPEm_stateIS(st0，st1，st2，st3，st4，st5);SIGNALpresent_state，next_state:m_state;

1、類(lèi)型定義語(yǔ)句第四十一頁(yè)，共八十九頁(yè)，2022年，8月28日（1）.說(shuō)明部分

ARCHITECTURE...ISTYPEFSM_STIS(s0，s1，s2，s3);SIGNALcurrent_state,next_state:FSM_ST;...2、狀態(tài)機(jī)結(jié)構(gòu)第四十二頁(yè)，共八十九頁(yè)，2022年，8月28日（2）.主控時(shí)序進(jìn)程

圖13.4

一般狀態(tài)機(jī)結(jié)構(gòu)框圖

2、狀態(tài)機(jī)結(jié)構(gòu)第四十三頁(yè)，共八十九頁(yè)，2022年，8月28日（3）.主控組合進(jìn)程

（4）.輔助進(jìn)程

2、狀態(tài)機(jī)結(jié)構(gòu)第四十四頁(yè)，共八十九頁(yè)，2022年，8月28日【例13.2】LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYs_machineISPORT(clk,reset:INSTD_LOGIC;state_inputs:INSTD_LOGIC_VECTOR(0TO1);comb_outputs:OUTINTEGERRANGE0TO15);ENDs_machine;ARCHITECTUREbehvOFs_machineISTYPEFSM_STIS(s0,s1,s2,s3);--數(shù)據(jù)類(lèi)型定義，狀態(tài)符號(hào)化SIGNALcurrent_state,next_state:FSM_ST;--將現(xiàn)態(tài)和次態(tài)定義為新的數(shù)據(jù)類(lèi)型BEGINREG:PROCESS(reset,clk)--主控時(shí)序進(jìn)程BEGINIFreset='1'THENcurrent_state<=s0;--檢測(cè)異步復(fù)位信號(hào)ELSIFclk='1'ANDclk'EVENTTHENcurrent_state<=next_state;ENDIF;ENDPROCESS;COM:PROCESS(current_state,state_Inputs)--主控組合進(jìn)程

（接下頁(yè)）第四十五頁(yè)，共八十九頁(yè)，2022年，8月28日BEGINCASEcurrent_stateISWHENs0=>comb_outputs<=5;IFstate_inputs="00"THENnext_state<=s0;ELSEnext_state<=s1;ENDIF;WHENs1=>comb_outputs<=8;IFstate_inputs="00"THENnext_state<=s1;ELSEnext_state<=s2;ENDIF;WHENs2=>comb_outputs<=12;IFstate_inputs="11"THENnext_state<=s0;ELSEnext_state<=s3;ENDIF;WHENs3=>comb_outputs<=14;IFstate_inputs="11"THENnext_state<=s3;ELSEnext_state<=s0;ENDIF;ENDcase;ENDPROCESS;ENDbehv;

第四十六頁(yè)，共八十九頁(yè)，2022年，8月28日?qǐng)D13.5例13.2狀態(tài)機(jī)的工作時(shí)序

第四十七頁(yè)，共八十九頁(yè)，2022年，8月28日3、狀態(tài)機(jī)類(lèi)型從狀態(tài)機(jī)的信號(hào)輸出方式上分，有Moore型和Mealy型兩類(lèi)狀態(tài)機(jī)。從輸出時(shí)序上看，Mealy型屬于異步輸出狀態(tài)機(jī)，其輸出是當(dāng)前狀態(tài)和所有輸入信號(hào)的函數(shù)，它的輸出是在輸入變化后立即發(fā)生的，不依賴時(shí)鐘的同步。Moore型屬于同步輸出狀態(tài)機(jī)，其輸出僅為當(dāng)前狀態(tài)的函數(shù)，這類(lèi)狀態(tài)機(jī)在輸入發(fā)生變化時(shí)必須等待時(shí)鐘的到來(lái)，時(shí)鐘使?fàn)顟B(tài)發(fā)生變化時(shí)才導(dǎo)致輸出的變化。第四十八頁(yè)，共八十九頁(yè)，2022年，8月28日?qǐng)D13.6ADC0809工作時(shí)序

二、Moore狀態(tài)機(jī)1、多進(jìn)程狀態(tài)機(jī)第四十九頁(yè)，共八十九頁(yè)，2022年，8月28日?qǐng)D13.7控制ADC0809采樣狀態(tài)圖

第五十頁(yè)，共八十九頁(yè)，2022年，8月28日5.2.1多進(jìn)程狀態(tài)機(jī)圖13.8

采樣狀態(tài)機(jī)結(jié)構(gòu)框圖

第五十一頁(yè)，共八十九頁(yè)，2022年，8月28日【例13.3】LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYADCINTISPORT(D:INSTD_LOGIC_VECTOR(7DOWNTO0);--來(lái)自0809轉(zhuǎn)換好的8位數(shù)據(jù)CLK:INSTD_LOGIC;--狀態(tài)機(jī)工作時(shí)鐘EOC:INSTD_LOGIC;--轉(zhuǎn)換狀態(tài)指示，低電平表示正在轉(zhuǎn)換ALE:OUTSTD_LOGIC;--8個(gè)模擬信號(hào)通道地址鎖存信號(hào)START:OUTSTD_LOGIC;--轉(zhuǎn)換開(kāi)始信號(hào)OE:OUTSTD_LOGIC;--數(shù)據(jù)輸出3態(tài)控制信號(hào)ADDA:OUTSTD_LOGIC;--信號(hào)通道最低位控制信號(hào)LOCK0:OUTSTD_LOGIC;--觀察數(shù)據(jù)鎖存時(shí)鐘Q:OUTSTD_LOGIC_VECTOR(7DOWNTO0));--8位數(shù)據(jù)輸出ENDADCINT;ARCHITECTUREbehavOFADCINTISTYPEstatesIS(st0,st1,st2,st3,st4);--定義各狀態(tài)子類(lèi)型SIGNALcurrent_state,next_state:states:=st0;SIGNALREGL :STD_LOGIC_VECTOR(7DOWNTO0);SIGNALLOCK :STD_LOGIC;--轉(zhuǎn)換后數(shù)據(jù)輸出鎖存時(shí)鐘信號(hào)BEGINADDA<='1';--當(dāng)ADDA<='0'，模擬信號(hào)進(jìn)入通道IN0；當(dāng)ADDA<='1'，則進(jìn)入通道IN1Q<=REGL;LOCK0<=LOCK;COM:PROCESS(current_state,EOC)BEGIN--規(guī)定各狀態(tài)轉(zhuǎn)換方式CASEcurrent_stateIS

（接下頁(yè)）第五十二頁(yè)，共八十九頁(yè)，2022年，8月28日WHENst0=>ALE<='0';START<='0';LOCK<='0';OE<='0';next_state<=st1;--0809初始化WHENst1=>ALE<='1';START<='1';LOCK<='0';OE<='0';next_state<=st2;--啟動(dòng)采樣WHENst2=>ALE<='0';START<='0';LOCK<='0';OE<='0';IF(EOC='1')THENnext_state<=st3;--EOC=1表明轉(zhuǎn)換結(jié)束 ELSEnext_state<=st2;;--轉(zhuǎn)換未結(jié)束，繼續(xù)等待ENDIFWHENst3=>ALE<='0';START<='0';LOCK<='0';OE<='1';next_state<=st4;--開(kāi)啟OE,輸出轉(zhuǎn)換好的數(shù)據(jù)WHENst4=>ALE<='0';START<='0';LOCK<='1';OE<='1';next_state<=st0;WHENOTHERS=>next_state<=st0;ENDCASE;ENDPROCESSCOM;REG:PROCESS(CLK)BEGINIF(CLK'EVENTANDCLK='1')THENcurrent_state<=next_state;ENDIF;ENDPROCESSREG;--由信號(hào)current_state將當(dāng)前狀態(tài)值帶出此進(jìn)程:REGLATCH1:PROCESS(LOCK)--此進(jìn)程中，在LOCK的上升沿，將轉(zhuǎn)換好的數(shù)據(jù)鎖入BEGINIFLOCK='1'ANDLOCK'EVENTTHENREGL<=D;ENDIF;ENDPROCESSLATCH1;ENDbehav;第五十三頁(yè)，共八十九頁(yè)，2022年，8月28日?qǐng)D13.9ADC0809采樣狀態(tài)機(jī)工作時(shí)序

第五十四頁(yè)，共八十九頁(yè)，2022年，8月28日【例13.4】COM1:PROCESS(current_state,EOC)BEGINCASEcurrent_stateISWHENst0=>next_state<=st1;WHENst1=>next_state<=st2;WHENst2=>IF(EOC='1')THENnext_state<=st3; ELSEnext_state<=st2;ENDIF;WHENst3=>next_state<=st4;--開(kāi)啟OEWHENst4=>next_state<=st0;WHENOTHERS=>next_state<=st0;ENDCASE;ENDPROCESSCOM1;COM2:PROCESS(current_state)BEGINCASEcurrent_stateISWHENst0=>ALE<='0';START<='0';LOCK<='0';OE<='0';WHENst1=>ALE<='1';START<='1';LOCK<='0';OE<='0';WHENst2=>ALE<='0';START<='0';LOCK<='0';OE<='0';WHENst3=>ALE<='0';START<='0';LOCK<='0';OE<='1';WHENst4=>ALE<='0';START<='0';LOCK<='1';OE<='1';WHENOTHERS=>ALE<='0';START<='0';LOCK<='0';ENDCASE;

ENDPROCESSCOM2;

第五十五頁(yè)，共八十九頁(yè)，2022年，8月28日【例13.5】LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYMOORE1ISPORT(DATAIN:INSTD_LOGIC_VECTOR(1DOWNTO0);CLK,RST:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDMOORE1;ARCHITECTUREbehavOFMOORE1ISTYPEST_TYPEIS(ST0,ST1,ST2,ST3,ST4);SIGNALC_ST:ST_TYPE;BEGINPROCESS(CLK,RST)BEGINIFRST='1'THENC_ST<=ST0;Q<="0000";ELSIFCLK'EVENTANDCLK='1'THEN（接下頁(yè)）2、單進(jìn)程狀態(tài)機(jī)第五十六頁(yè)，共八十九頁(yè)，2022年，8月28日5.2Moore狀態(tài)機(jī)5.2.2單進(jìn)程Moore狀態(tài)機(jī)CASEC_STISWHENST0=>IFDATAIN="10"THENC_ST<=ST1;ELSEC_ST<=ST0;ENDIF;Q<="1001";WHENST1=>IFDATAIN="11"THENC_ST<=ST2;ELSEC_ST<=ST1;ENDIF;Q<="0101";WHENST2=>IFDATAIN="01"THENC_ST<=ST3;ELSEC_ST<=ST0;ENDIF;Q<="1100";WHENST3=>IFDATAIN="00"THENC_ST<=ST4;ELSEC_ST<=ST2;ENDIF;Q<="0010";WHENST4=>IFDATAIN="11"THENC_ST<=ST0;ELSEC_ST<=ST3;ENDIF;Q<="1001";WHENOTHERS=>C_ST<=ST0;ENDCASE;ENDIF;ENDPROCESS;ENDbehav;

第五十七頁(yè)，共八十九頁(yè)，2022年，8月28日?qǐng)D13.10例13.5狀態(tài)機(jī)綜合后的部分主要RTL電路模塊（Synplify綜合）

第五十八頁(yè)，共八十九頁(yè)，2022年，8月28日?qǐng)D13.11例13.5單進(jìn)程狀態(tài)機(jī)工作時(shí)序

第五十九頁(yè)，共八十九頁(yè)，2022年，8月28日?qǐng)D13.12

對(duì)應(yīng)例13.5的二進(jìn)程狀態(tài)機(jī)工作時(shí)序圖

第六十頁(yè)，共八十九頁(yè)，2022年，8月28日【例13.6】

LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYMEALY1ISPORT(CLK,DATAIN,RESET:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(4DOWNTO0));ENDMEALY1;ARCHITECTUREbehavOFMEALY1ISTYPEstatesIS(st0,st1,st2,st3,st4);SIGNALSTX:states;BEGINCOMREG:PROCESS(CLK,RESET)BEGIN--決定轉(zhuǎn)換狀態(tài)的進(jìn)程IFRESET='1'THENSTX<=ST0;ELSIFCLK'EVENTANDCLK='1'THENCASESTXISWHENst0=>IFDATAIN='1'THENSTX<=st1;ENDIF;WHENst1=>IFDATAIN='0'THENSTX<=st2;ENDIF;WHENst2=>IFDATAIN='1'THENSTX<=st3;ENDIF;WHENst3=>IFDATAIN='0'THENSTX<=st4;ENDIF;WHENst4=>IFDATAIN='1'THENSTX<=st0;ENDIF;WHENOTHERS=>STX<=st0;ENDCASE;（接下頁(yè)）三、Mealy狀態(tài)機(jī)第六十一頁(yè)，共八十九頁(yè)，2022年，8月28日ENDIF;ENDPROCESSCOMREG;COM1:PROCESS(STX,DATAIN)BEGIN--輸出控制信號(hào)的進(jìn)程CASESTXISWHENst0=>IFDATAIN='1'THENQ<="10000";ELSEQ<="01010";ENDIF;WHENst1=>IFDATAIN='0'THENQ<="10111";ELSEQ<="10100";ENDIF;WHENst2=>IFDATAIN='1'THENQ<="10101";ELSEQ<="10011";ENDIF;WHENst3=>IFDATAIN='0'THENQ<="11011";ELSEQ<="01001";ENDIF;WHENst4=>IFDATAIN='1'THENQ<="11101";ELSEQ<="01101";ENDIF;WHENOTHERS=>Q<="00000";ENDCASE;ENDPROCESSCOM1;ENDbehav;

第六十二頁(yè)，共八十九頁(yè)，2022年，8月28日【例13.7】LIBRARYIEEE;--MEALYFSMUSEIEEE.STD_LOGIC_1164.ALL;ENTITYMEALY2ISPORT(CLK,DATAIN,RESET:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(4DOWNTO0));ENDMEALY2;ARCHITECTUREbehavOFMEALY2ISTYPEstatesIS(st0,st1,st2,st3,st4);SIGNALSTX:states;SIGNALQ1:STD_LOGIC_VECTOR(4DOWNTO0);BEGINCOMREG:PROCESS(CLK,RESET)--決定轉(zhuǎn)換狀態(tài)的進(jìn)程BEGINIFRESET='1'THENSTX<=ST0;ELSIFCLK'EVENTANDCLK='1'THENCASESTXISWHENst0=>IFDATAIN='1'THENSTX<=st1;ENDIF;WHENst1=>IFDATAIN='0'THENSTX<=st2;ENDIF;WHENst2=>IFDATAIN='1'THENSTX<=st3;ENDIF;WHENst3=>IFDATAIN='0'THENSTX<=st4;ENDIF;WHENst4=>IFDATAIN='1'THENSTX<=st0;ENDIF;WHENOTHERS=>STX<=st0;ENDCASE;（接下頁(yè)）

第六十三頁(yè)，共八十九頁(yè)，2022年，8月28日ENDIF;ENDPROCESSCOMREG;COM1:PROCESS(STX,DATAIN,CLK)--輸出控制信號(hào)的進(jìn)程VARIABLEQ2:STD_LOGIC_VECTOR(4DOWNTO0);BEGINCASESTXISWHENst0=>IFDATAIN='1'THENQ2:="10000";ELSEQ2:="01010";ENDIF;WHENst1=>IFDATAIN='0'THENQ2:="10111";ELSEQ2:="10100";ENDIF;WHENst2=>IFDATAIN='1'THENQ2:="10101";ELSEQ2:="10011";ENDIF;WHENst3=>IFDATAIN='0'THENQ2:="11011";ELSEQ2:="01001";ENDIF;WHENst4=>IFDATAIN='1'THENQ2:="11101";ELSEQ2:="01101";ENDIF;WHENOTHERS=>Q2:="00000";ENDCASE;IFCLK'EVENTANDCLK='1'THENQ1<=Q2;ENDIF;ENDPROCESSCOM1;Q<=Q1;ENDbehav;

第六十四頁(yè)，共八十九頁(yè)，2022年，8月28日?qǐng)D13.13例13.6狀態(tài)機(jī)工作時(shí)序圖

第六十五頁(yè)，共八十九頁(yè)，2022年，8月28日?qǐng)D13.14例13.7狀態(tài)機(jī)工作時(shí)序圖

第六十六頁(yè)，共八十九頁(yè)，2022年，8月28日表13.1

控制信號(hào)狀態(tài)編碼表

狀態(tài)

狀

態(tài)

編

碼STARTALEOELOCKB功

能

說(shuō)

明ST000000初始態(tài)ST111000啟動(dòng)轉(zhuǎn)換ST200001若測(cè)得EOC=1時(shí)，轉(zhuǎn)下一狀態(tài)ST3ST300100輸出轉(zhuǎn)換好的數(shù)據(jù)ST400110利用LOCK的上升沿將轉(zhuǎn)換好的數(shù)據(jù)鎖存四、狀態(tài)編碼1、直接輸出型編碼第六十七頁(yè)，共八十九頁(yè)，2022年，8月28日5.4狀態(tài)編碼5.4.1直接輸出型編碼【例13.8】LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYAD0809IS...PORT(D:INSTD_LOGIC_VECTOR(7DOWNTO0);CLK,EOC:INSTD_LOGIC;ALE,START,OE,ADDA:OUTSTD_LOGIC;c_state:OUTSTD_LOGIC_VECTOR(4DOWNTO0);Q:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDAD0809;ARCHITECTUREbehavOFAD0809ISSIGNALcurrent_state,next_state:STD_LOGIC_VECTOR(4DOWNTO0);CONSTANTst0:STD_LOGIC_VECTOR(4DOWNTO0):="00000";CONSTANTst1:STD_LOGIC_VECTOR(4DOWNTO0):="11000";CONSTANTst2:STD_LOGIC_VECTOR(4DOWNTO0):="00001";CONSTANTst3:STD_LOGIC_VECTOR(4DOWNTO0):="00100";CONSTANTst4:STD_LOGIC_VECTOR(4DOWNTO0):="00110";SIGNALREGL:STD_LOGIC_VECTOR(7DOWNTO0);SIGNALLOCK:STD_LOGIC;BEGINADDA<='1';Q<=REGL;START<=current_state(4);ALE<=current_state(3);OE<=current_state(2);LOCK<=current_state(1);c_state<=current_state;COM:PROCESS(current_state,EOC)BEGIN--規(guī)定各狀態(tài)轉(zhuǎn)換方式

（接下頁(yè)）第六十八頁(yè)，共八十九頁(yè)，2022年，8月28日5.4狀態(tài)編碼表5-1控制信號(hào)狀態(tài)編碼表

5.4.1直接輸出型編碼CASEcurrent_stateISWHENst0=>next_state<=st1;--0809初始化WHENst1=>next_state<=st2;--啟動(dòng)采樣WHENst2=>IF(EOC='1')THENnext_state<=st3;--EOC=1表明轉(zhuǎn)換結(jié)束 ELSEnext_state<=st2;--轉(zhuǎn)換未結(jié)束，繼續(xù)等待ENDIF;WHENst3=>next_state<=st4;--開(kāi)啟OE,輸出轉(zhuǎn)換好的數(shù)據(jù)WHENst4=>next_state<=st0;WHENOTHERS=>next_state<=st0;ENDCASE;ENDPROCESSCOM;REG:PROCESS(CLK)BEGINIF(CLK'EVENTANDCLK='1')THENcurrent_state<=next_state;ENDIF;ENDPROCESSREG;--由信號(hào)current_state將當(dāng)前狀態(tài)值帶出此進(jìn)程:REGLATCH1:PROCESS(LOCK)--此進(jìn)程中，在LOCK的上升沿，將轉(zhuǎn)換好的數(shù)據(jù)鎖入BEGINIFLOCK='1'ANDLOCK'EVENTTHENREGL<=D;ENDIF;ENDPROCESSLATCH1;ENDbehav;

第六十九頁(yè)，共八十九頁(yè)，2022年，8月28日?qǐng)D13.15例13.8狀態(tài)機(jī)工作時(shí)序圖

第七十頁(yè)，共八十九頁(yè)，2022年，8月28日表13.2

編碼方式

狀

態(tài)順序編碼一位熱碼編碼STATE0000100000STATE1001010000STATE