FPGA中的時(shí)序分析和設(shè)計(jì)演示文稿

FPGA中的時(shí)(Shi)序分析和設(shè)計(jì)演示文稿第一頁(yè)，共三十一頁(yè)。優(yōu)(You)選FPGA中的時(shí)序分析和設(shè)計(jì)第二頁(yè)，共三十一頁(yè)。本課程涉及的內(nèi)(Nei)容時(shí)序基礎(chǔ)時(shí)序分析時(shí)序優(yōu)化時(shí)序約束同步設(shè)計(jì)跨時(shí)鐘域設(shè)計(jì)案例第三頁(yè)，共三十一頁(yè)。時(shí)(Shi)序基礎(chǔ)

時(shí)序分析和設(shè)計(jì)是為了回答以下問(wèn)題：為什么同一個(gè)FPGA燒寫程序在同一個(gè)板卡上時(shí)好時(shí)壞？

為什么同一個(gè)FPGA燒寫程序在不同批板卡上表現(xiàn)不一？

設(shè)計(jì)是否已經(jīng)穩(wěn)定？有多大裕量？怎樣更穩(wěn)定？設(shè)計(jì)是否可以跑得更快，怎樣跑得更快？怎樣對(duì)設(shè)計(jì)進(jìn)行完整有效的約束，怎樣確定約束是否完整和合理？為什么要進(jìn)行同步設(shè)計(jì)，怎樣進(jìn)行同步設(shè)計(jì)？怎樣進(jìn)行跨時(shí)鐘域的設(shè)計(jì)？第四頁(yè)，共三十一頁(yè)。時(shí)序(Xu)基礎(chǔ)

數(shù)字域上的采樣（最簡(jiǎn)模型）

物理模型時(shí)序模型第五頁(yè)，共三十一頁(yè)。時(shí)(Shi)序基礎(chǔ)

數(shù)字域上的采樣（內(nèi)部模型）物理模型時(shí)序模型第六頁(yè)，共三十一頁(yè)。時(shí)序基(Ji)礎(chǔ)

數(shù)字域上的采樣（接口模型）物理模型時(shí)序模型第七頁(yè)，共三十一頁(yè)。時(shí)序基(Ji)礎(chǔ)

數(shù)字域上的采樣（全模型）

FPGA中的時(shí)序包括兩大部分：1,接口的時(shí)序。2,內(nèi)部的時(shí)序。

INCLKOUTDQCLRPREDQCLRPRE組合邏輯延時(shí)CLR第八頁(yè)，共三十一頁(yè)。時(shí)序分析（模(Mo)型）

三種路徑:時(shí)鐘路徑數(shù)據(jù)路徑異步路徑*時(shí)鐘路徑異步路徑數(shù)據(jù)路徑異步路徑DQCLRPREDQCLRPRE兩種分析:同步路徑 –時(shí)鐘&數(shù)據(jù)路徑異步路徑* –時(shí)鐘&異步信號(hào)*在本例中異步路徑是指控制寄存器異步信號(hào)的路徑第九頁(yè)，共三十一頁(yè)。時(shí)序分析（發(fā)射沿&鎖(Suo)存沿）

CLK發(fā)射沿鎖存沿DataValidDATA發(fā)射沿: “源寄存器”的輸入端鎖存信號(hào)的時(shí)鐘沿鎖存沿: “目的寄存器”的輸入端鎖存信號(hào)的時(shí)鐘沿。

通常發(fā)射沿到鎖存沿的路徑是時(shí)序分析工具分析的路徑，在有時(shí)鐘頻率約束的情況下，分析和布線工具會(huì)保證發(fā)射沿到鎖存沿小于一個(gè)時(shí)鐘周期(多周期路徑除外)。第十頁(yè)，共三十一頁(yè)。時(shí)序分析（建(Jian)立時(shí)間&保持時(shí)間）

建立時(shí)間: 時(shí)鐘沿到來(lái)之前，數(shù)據(jù)必須穩(wěn)定的最短時(shí)間。保持時(shí)間: 時(shí)鐘沿到來(lái)之后，數(shù)據(jù)必須穩(wěn)定的最短時(shí)間。建立時(shí)間和（或）保持時(shí)間不滿足是采樣出錯(cuò)的根本原因。DQCLRPRECLKTh采樣窗DATATsu時(shí)鐘數(shù)據(jù)時(shí)鐘邊沿前后，數(shù)據(jù)均需有個(gè)穩(wěn)定期，以確保準(zhǔn)確采樣第十一頁(yè)，共三十一頁(yè)。時(shí)序分析（數(shù)(Shu)據(jù)延時(shí)時(shí)間）

數(shù)據(jù)延時(shí)時(shí)間=Tclk1+Tco+TdataCLKREG1.CLKTclk1DataValidREG2.DTdata發(fā)射沿DataValidREG1.QTco從發(fā)射沿到數(shù)據(jù)到達(dá)目的寄存器輸入端的時(shí)間REG1PREDQCLRREG2PREDQCLR組合邏輯Tclk1TCOTdata第十二頁(yè)，共三十一頁(yè)。時(shí)序分析(Xi)（時(shí)鐘延時(shí)）

時(shí)鐘延時(shí)時(shí)間=Tclk2

CLKREG2.CLKTclk2鎖存沿從時(shí)鐘輸入引腳到采樣寄存器時(shí)鐘引腳的延時(shí)REG1PREDQCLRREG2PREDQCLR組合邏輯Tclk2第十三頁(yè)，共三十一頁(yè)。時(shí)序分(Fen)析（時(shí)鐘歪斜/抖動(dòng)）

CLKREG2.CLK時(shí)鐘歪斜從時(shí)鐘輸入引腳到采樣寄存器時(shí)鐘引腳的延時(shí)REG1PREDQCLRREG2PREDQCLR組合邏輯Tclk2REG2.CLK時(shí)鐘歪斜/抖動(dòng)通常都是PS級(jí)，在常用S6.C3.V5芯片中甚至是100PS級(jí)，在分析時(shí)序時(shí)加一定的裕量就可以不考慮第十四頁(yè)，共三十一頁(yè)。時(shí)(Shi)序分析（建立時(shí)(Shi)間余量）

Tclk2REG2.CLK在鎖存沿到來(lái)之前，實(shí)際數(shù)據(jù)穩(wěn)定的時(shí)間超出能正確采樣的Tsu的余量。建立時(shí)間余量大于0是采樣穩(wěn)定的必要條件。TsuCLKREG1.CLKTclk1DataValidREG2.DTdataDataValidREG1.QTco

SetupSlack發(fā)射沿鎖存沿REG1PREDQCLRREG2PREDQCLR組合邏輯Tclk1TCOTdataTclk2Tsu第十五頁(yè)，共三十一頁(yè)。時(shí)序分析（保持時(shí)間(Jian)余量）

在鎖存沿到來(lái)之前，實(shí)際數(shù)據(jù)穩(wěn)定的時(shí)間超出能正確采樣的的余量。保持時(shí)間余量大于0是采樣穩(wěn)定的必要條件。REG2.CLKTclk2ThCLKREG1.CLKTclk1DataValidREG2.DTdataDataValidREG1.QTcoHoldSlack鎖存沿REG1PREDQCLRREG2PREDQCLR組合邏輯Tclk1TCOTdataTclk2Th第十六頁(yè)，共三十一頁(yè)。時(shí)序分析（恢復(fù)/移(Yi)除時(shí)間）

恢復(fù)時(shí)間: 在時(shí)鐘沿到來(lái)之前，數(shù)據(jù)已經(jīng)穩(wěn)定的最短時(shí)間。移除時(shí)間: 在時(shí)鐘沿到來(lái)之后，數(shù)據(jù)保持穩(wěn)定的最短時(shí)間。跟同步信號(hào)的建立時(shí)間和保持時(shí)間是類似的概念。DQCLRSETCLKTremValidASYNCTrecCLKASYNC第十七頁(yè)，共三十一頁(yè)。時(shí)序分析(Xi)（異步和同步）

盡量用同步設(shè)計(jì)。異步信號(hào)一般只在沒(méi)有時(shí)鐘的情況下需要復(fù)位/置位操作時(shí)使用。同步等于所有的動(dòng)作在時(shí)鐘這個(gè)口令員的口令下同時(shí)動(dòng)作，整齊劃一，穩(wěn)定性可靠。異步等于各信號(hào)各自為政，需要設(shè)計(jì)者搞清他們的關(guān)系，把他們都控制和安排好。異步設(shè)計(jì)不是不可以，但是增大了設(shè)計(jì)者的工作量，增加了設(shè)計(jì)的復(fù)雜度。ASSPreg1PREDQCLRFPGA/CPLDreg2PREDQCLROSCFPGA/CPLDreg1PREDQCLRreg2PREDQCLR用同步信號(hào)控制異步接口（芯片間）用同步信號(hào)控制異步接口（芯片內(nèi)）DataarrivalpathDataarrivalpathDatarequiredpathDatarequiredpath第十八頁(yè)，共三十一頁(yè)。時(shí)序分析（IO接(Jie)口分析）接口時(shí)序分析必須考慮外部接口芯片的時(shí)序特性接口時(shí)序分析包括外部走線的延時(shí)特性

FPGA/CPLDFPGA/CPLDreg1PREDQCLRreg2PREDQCLRCL*TdataTclk1Tclk2TCOTsu/ThOSC數(shù)據(jù)延時(shí)路徑數(shù)據(jù)到達(dá)路徑數(shù)據(jù)采樣路徑第十九頁(yè)，共三十一頁(yè)。時(shí)序分析(Xi)（IO接口分析）接口時(shí)序分析必須考慮外部接口芯片的時(shí)序特性接口時(shí)序分析包括外部走線的延時(shí)特性

第二十頁(yè)，共三十一頁(yè)。時(shí)序優(yōu)(You)化（軟件優(yōu)(You)化選項(xiàng)）Quartus：ISE:

第二十一頁(yè)，共三十一頁(yè)。時(shí)序優(yōu)化（軟件優(yōu)化選(Xuan)項(xiàng)）Quartus：ISE:

第二十二頁(yè)，共三十一頁(yè)。時(shí)序優(yōu)(You)化（軟件優(yōu)(You)化的作用）平衡不同的寄存器級(jí)在延時(shí)路徑中的比重

第二十三頁(yè)，共三十一頁(yè)。時(shí)序優(yōu)化(Hua)（軟件優(yōu)化(Hua)的作用）調(diào)整關(guān)鍵路徑的走線方式

fgab-criticalLUTLUTcdeLUTLUTfgaecdb第二十四頁(yè)，共三十一頁(yè)。時(shí)序優(yōu)化（軟(Ruan)件優(yōu)化的作用）使不同的級(jí)數(shù)之間延時(shí)變小

N第二十五頁(yè)，共三十一頁(yè)。時(shí)序優(yōu)化(Hua)（軟件優(yōu)化(Hua)的作用）較少扇出

第二十六頁(yè)，共三十一頁(yè)。時(shí)序優(yōu)(You)化（更改設(shè)計(jì)）

增加寄存器把多級(jí)組合邏輯切斷系統(tǒng)延時(shí)組成：邏輯延時(shí)，走線延時(shí)什么情況下需要這樣做：60/40法則：邏輯延時(shí)大于總延時(shí)的60%，需要切斷第二十七頁(yè)，共三十一頁(yè)。時(shí)序優(yōu)化（更改(Gai)設(shè)計(jì)）

VHDL VerilogI