現(xiàn)代測控電子技術第四章

現(xiàn)代測控電子技術第四章第一頁，共三十七頁，2022年，8月28日

頻率合成技術就是將一個具有低相噪，高精度和高穩(wěn)定度等綜合指標的參考頻率源經(jīng)過電路上的混頻、倍頻或分頻等信號處理以便對其進行數(shù)學意義上的加、減、乘、除等四則運算，從而產(chǎn)生大量具有同樣精確度與穩(wěn)定度的頻率源。頻率合成技術分為直接頻率合成技術、鎖相環(huán)頻率合成技術以及直接數(shù)字頻率合成技術。第二頁，共三十七頁，2022年，8月28日直接頻率合成技術是用倍頻、分頻和混頻電路對一個或多個參考頻率源進行加、減、乘、除運算，產(chǎn)生所需要的頻率信號。這種方法僅適合頻率點較少的情況。目前，頻率合成的主流技術是鎖相環(huán)頻率合成技術以及直接數(shù)字頻率合成技術。第三頁，共三十七頁，2022年，8月28日1.概述鎖相環(huán)是能夠完成兩個電信號相位同步的自動控制閉環(huán)系統(tǒng)。相位同步是指同頻率的兩個或多個信號的相位變化率一致。鎖相環(huán)路基本構成如圖所示。4.1鎖相技術與頻率合成

第四頁，共三十七頁，2022年，8月28日圖鎖相環(huán)的基本構成

鎖相環(huán)路由鑒相器(PD)、環(huán)路低通濾波器(LPF)和壓控振蕩器(VCO)三個基本環(huán)節(jié)組成。第五頁，共三十七頁，2022年，8月28日

鎖相環(huán)的基本工作過程為：鑒相器的一端接輸入信號Vin(t)，另一端接壓控振蕩器也就是鎖相環(huán)的輸出信號Vo(t)，相位比較器將Vin(t)和Vo(t)的相位和頻率相比較，產(chǎn)生一正比于Vin(t)和Vo(t)的相位和頻率差的誤差電壓Ve(t)，Ve(t)經(jīng)環(huán)路低通濾波器濾波后得到VCO的控制電壓Vc(t)。第六頁，共三十七頁，2022年，8月28日Vc(t)朝著減小輸入信號頻率fin與VCO輸出信號頻率fo的頻率差的方向改變。當fin足夠接近fo時，PLL的性質將迫使fo鎖定在輸入信號的頻率上，即fo=fin，此時輸入信號和輸出信號的相位差保持在一個有限的恒定值上。第七頁，共三十七頁，2022年，8月28日2.基于集成鎖相環(huán)的頻率合成器1）基本鎖相環(huán)頻率合成器基本鎖相環(huán)頻率合成器的原理框圖見圖。圖基本鎖相環(huán)頻率合成器的原理框圖第八頁，共三十七頁，2022年，8月28日合成的頻率為改變N即可改變輸出頻率，實現(xiàn)了由一種頻率合成出多種頻率。環(huán)路中的N分頻器可用可編程分頻器來實現(xiàn)這就可以按增量fin來改變輸出頻率。fin就是該頻率合成器的頻率分辨力。第九頁，共三十七頁，2022年，8月28日

存在的問題：（1）可編程分頻器的最高工作頻率往往要比合成器所需的工作頻率低許多，這樣就限制了合成器的輸出頻率的提高。（2）輸出頻率的分辨力是fin，要提高輸出頻率的分辨力，就要降低輸入頻率fin，這與轉換時間短的要求相矛盾。為了解決上述問題發(fā)展了變模分頻合成器、多環(huán)頻率合成器等頻率合成器。第十頁，共三十七頁，2022年，8月28日2）變模分頻PLL頻率合成器變模分頻頻率合成器又稱脈沖吞沒技術合成器，基本思路是在反饋通道中的N分頻器的前端增加一變模分頻器，并對應將N分頻器分為兩個部分。合成器輸出的較高頻率先經(jīng)變模分頻器分頻至低于可編程分頻器上限工作頻率的較低頻率，然后再由可編程分頻器分頻后反饋至鑒相器與輸入頻率比較。第十一頁，共三十七頁，2022年，8月28日

由于變模分頻器的工作頻率上限遠高于可編程分頻器上限工作頻率，因此合成器輸出頻率遠高于基本鎖相環(huán)頻率合成器的輸出頻率。變模分頻器可為多模分頻，這里介紹雙模分頻器，其原理框圖見圖。雙模分頻器有兩個分頻模數(shù)，當模式控制為高電平時分頻模數(shù)為M+1，當模式控制為低電平時分頻模數(shù)為M。第十二頁，共三十七頁，2022年，8月28日圖4.1.3雙模分頻PLL頻率合成器第十三頁，共三十七頁，2022年，8月28日

變模分頻器的輸出同時驅動兩個可編程分頻器，它們分別預置在N1和N2，并進行減法計數(shù)。設N1>N2，則在一完整的周期中，分頻數(shù)為MN1+N2，則合成器的輸出頻率為實際使用時N1、N2在不同的范圍內變化，N1的最小值應大于N2的最大值，合成器的頻率分辨力為N2fin。第十四頁，共三十七頁，2022年，8月28日

設M=100，選擇N2=1～99，N1=100～199，則合成器的輸出頻率范圍為10001fin～19999fin3）多環(huán)頻率合成器將多個鎖相環(huán)路組合使用構成的頻率合成器稱為多環(huán)頻率合成器。圖為雙環(huán)頻率合成器的原理框圖。B環(huán)為高位環(huán)，它提供頻率分辨力相對差一些的較高頻率輸出；A環(huán)為低位環(huán)，它提供高頻率分辨力的較低頻率輸出。第十五頁，共三十七頁，2022年，8月28日圖4.1.4雙環(huán)頻率合成器原理框圖第十六頁，共三十七頁，2022年，8月28日由圖可得輸出頻率為設fin=100kHz，Nb=351～396，Na=300～399，M=100，則輸出頻率為fout=35.400～39.999MHz，其頻率分辨力為1kHz?？梢姴捎秒p環(huán)結構后，既可合成高頻率，又提高了頻率分辨力。第十七頁，共三十七頁，2022年，8月28日4.2直接數(shù)字頻率合成直接數(shù)字頻率合成（DDS）技術原理

DDS主要由相位累加器、相位/幅度變換器、D/A轉換器等部分組成，其基本原理框圖如圖所示。圖中相位累加器是N位二進制加法器，用于產(chǎn)生相位/幅度變換器的地址信號。第十八頁，共三十七頁，2022年，8月28日圖4.2.1DDS基本原理框圖第十九頁，共三十七頁，2022年，8月28日

相位/幅度變換器是存儲器，在其中存儲了一個周期正弦波的2N個等間隔采樣的瞬時幅度數(shù)字值。相位累加器在時鐘的作用下將頻率控制字M與相位累加器上一次的輸出值相加，得到新的相位/幅度變換器的存儲單元的地址輸出；時鐘信號將存儲器對應單元中的數(shù)字值讀出，D/A轉換器將數(shù)字碼轉換成模擬信號，經(jīng)后續(xù)低通濾波器輸出正弦波。第二十頁，共三十七頁，2022年，8月28日

頻率控制字M表示累加器的輸出以步長M步進，則合成正弦波的頻率為DDS的最小輸出頻率也即是頻率分辨力DDS的最高輸出頻率第二十一頁，共三十七頁，2022年，8月28日

結果說明，采用DDS技術合成頻率時，所能合成的最高頻率為時鐘頻率的一半。頻率分辨力取決于相位累加器的位數(shù)N，N越大，分辨力越高，頻率步進值越小。但是，隨著N值的增大，存儲器的容量也將增大。例如，在DDS中為了提高頻率分辨力，一般取N=24～32，如果N位全部用來尋址波形存儲器,那么存儲器的容量將需要224～32位，這是不現(xiàn)實的。第二十二頁，共三十七頁，2022年，8月28日

在實際應用中只截取N位中的高H位來尋址存儲器，而舍去低位。截取通過將頻率控制字M乘以一個系數(shù)實現(xiàn)，系數(shù)為2N-H，因此實際的相位累加器輸出以步長2N-HM步進，其高H位地址以M

為步長步進，高H位地址作為波形存儲器的地址。第二十三頁，共三十七頁，2022年，8月28日4.2.2基于集成DDS芯片的直接數(shù)字頻率合成器

以AD公司的AD9850為例加以介紹。1.AD9850概述

AD9850可以直接構成可編程數(shù)字頻率合成器或時鐘發(fā)生器，其輸出是頻率和相位可編程的正弦波。其DDS內核提供了32位的頻率調節(jié)字，當時鐘頻率為125MHz時，輸出的頻率分辨力為0.0291Hz，最高合成頻率可以達到基準時鐘頻率的一半(62.5MHz)。第二十四頁，共三十七頁，2022年，8月28日

芯片5位相位調節(jié)位,輸出相位的增量可以數(shù)字調節(jié)，其增量值為180o，90o，45o，22.5o，11.25o，以及它們的任意組合。

D/A轉換器的輸出經(jīng)外部的濾波器濾波后輸至內部高速比較器，比較器即產(chǎn)生低跳變的方波輸出，使AD9850可用作捷變時鐘發(fā)生器。第二十五頁，共三十七頁，2022年，8月28日

頻率和相位的調節(jié)與控制由控制字控制，控制字由外部輸入，其方式可以是并行字節(jié)的形式輸入，也可以是串行輸入。并行方式輸入時，按字節(jié)反復輸入5次共40位控制字，第一個字節(jié)控制有5位相位調節(jié)位，1位節(jié)電使能位，2位保留控制位；第2至第5字節(jié)組成了32位頻率字。串行方式輸入時，控制字按位依次從引腳25端輸入。第二十六頁，共三十七頁，2022年，8月28日2.AD9850的內部結構及工作原理

AD9850的內部結構框圖見圖所示。內部集成有高速DDS、10位高速D/A轉換器，高速比較器，數(shù)據(jù)輸入寄存器和頻率/相位數(shù)據(jù)寄存器。DDS輸出數(shù)字正弦波，其輸出頻率為式中M為32位頻率調節(jié)字，由外部輸入。fck為由CLKin引腳輸入的基準時鐘。第二十七頁，共三十七頁，2022年，8月28日圖4.2.2AD9850的內部結構框圖第二十八頁，共三十七頁，2022年，8月28日AD9850的頻率和相位調節(jié)、休眠模式的設定是通過編程40位寄存器實現(xiàn)的，編程方式有并行與串行兩種。（1）并行方式：40位控制字通過8位數(shù)據(jù)總線由并行加載通道分5次連續(xù)寫入，5次加載完畢后，F(xiàn)Q_UD的上升沿將數(shù)據(jù)輸入寄存器中的40位控制字并行加載至頻率/相位數(shù)據(jù)寄存器，更新頻率及相位，并復位數(shù)據(jù)輸入寄存器地址指針指向第一個寄存器。第二十九頁，共三十七頁，2022年，8月28日5個字節(jié)控制字位定義見表。表4.2.18位并行加載控制字節(jié)位定義控制字D7D6D5D4D3D2D1D0W0相位-b4相位-b3相位-b2相位-b1相位-b0電源保留位保留位W1頻率-b31(MSB)頻率-b30頻率-b29頻率-b28頻率-b27頻率-b26頻率-b25頻率-b24W2頻率-b23頻率-b22頻率-b21頻率-b20頻率-b19頻率-b18頻率-b17頻率-b16W3頻率-b15頻率-b14頻率-b13頻率-b12頻率-b11頻率-b10頻率-b9頻率-b8W4頻率-b7頻率-b6頻率-b5頻率-b4頻率-b3頻率-b2頻率-b1頻率-b0(LSB)第三十頁，共三十七頁，2022年，8月28日

（2）串行方式：W_CLK上升沿按位將控制字通過串行加載端加載至輸入數(shù)據(jù)寄存器，40次加載完畢后，F(xiàn)Q_UD的上升沿將數(shù)據(jù)輸入寄存器中的40位控制字并行加載至頻率/相位數(shù)據(jù)寄存器，更新頻率及相位。40位控制字位定義見表。第三十一頁，共三十七頁，2022年，8月28日表4.2.240位串行加載控制字位定義位位定義位位定義位位定義位位定義D0頻率-b0(LSB)D10頻率-b10D20頻率-b20D30頻率-b30D1頻率-b1D11頻率-b11D21頻率-b21D31頻率-b31(MSB)D2頻率-b2D12頻率-b12D22頻率-b22D32保留位D3頻率-b3D13頻率-b13D23頻率-b23D33保留位D4頻率-b4D14頻率-b14D24頻率-b24D34電源休眠D5頻率-b5D15頻率-b15D25頻率-b25D35相位-b0(LSB)D6頻率-b6D16頻率-b16D26頻率-b26D36相位-b1D7頻率-b7D17頻率-b17D27頻率-b27D37相位-b2D8頻率-b8D18頻率-b18D28頻率-b28D38相位-b3D9頻率-b9D19頻率-b19D29頻率-b29D39相位-b4(MSB)第三十二頁，共三十七頁，