流水線乘法器

EDA課程設(shè)計報告題目：流水線乘法器的混合輸入設(shè)計班級：學號：姓名：年月日目錄TOC\o"1-5"\h\z一設(shè)計任務及目標 3\o"CurrentDocument"程序設(shè)計目標： 3程序運行環(huán)境： 3二程序工作原理 32.1程序原理 32.2程序電路： 4三程序編譯與調(diào)試 4\o"CurrentDocument"程序設(shè)計過程： 4程序編譯： 6\o"CurrentDocument"3.3結(jié)果分析： 7\o"CurrentDocument"? 四課程總結(jié) 7\o"CurrentDocument"4.1程序優(yōu)缺點： 7\o"CurrentDocument"4.2學習感悟： 8\o"CurrentDocument"? 五參考文獻 8一設(shè)計任務及目標1.1程序設(shè)計目標：流水線是讓生產(chǎn)制造變得有條有序的一種生產(chǎn)模式和機器，大大的提高生產(chǎn)率，是現(xiàn)代化企業(yè)最常用的方式！那么生產(chǎn)中有些流水線就是以乘法為基本計算，所以我們的目標就是設(shè)計一個乘法流水線程序。1.2程序運行環(huán)境：本次我們的程序都是在QuartusII軟件為編譯環(huán)境下進行的。二程序工作原理2.1程序原理8位流水線乘法累加器的設(shè)計是以原理圖為工程，以VHDL文本描述和宏功能模塊混合輸入實現(xiàn)的。LIBRARYIEEE; --調(diào)用IEEE庫USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYADDER16BIS --定義輸入輸出PORT(CIN:INSTD_LOGIC;A,B:INSTD_LOGIC_VECTOR(15DOWNTO0);S:OUTSTD_LOGIC_VECTOR(15DOWNTO0);COUT:OUTSTD_LOGIC);ENDADDER16B;ARCHITECTUREbehavOFADDER16BISSIGNALSINT:STD_LOGIC_VECTOR(16DOWNTO0);--定義輸入信號SIGNALAA,BB:STD_LOGIC_VECTOR(16DOWNTO0);BEGINAA<='0'&A;BB<='0'&B;--并置即加法運算SINT<=AA+BB+CIN;S<=SINT(15DOWNTO0);--輸出A+BCOUT<=SINT(4);--輸出倒數(shù)第五位數(shù)ENDbehav;2.2程序電路：三程序編譯與調(diào)試3.1程序設(shè)計過程：把上面的加法器原理圖文件（此處命名為ADDER16B）,執(zhí)行File—Create/UpdatefCreateSymbolFilesforCurrentFile生成元件符號并存盤待高層次的使用。RADDERlSB.bsfS[15..O]coinA[15..Q]纟S[15..O]coinA[15..Q]纟4)B[15.ff]設(shè)計頂層原理圖文件（命名為muladd）設(shè)計。在原理圖中調(diào)入上面設(shè)計好的加法器ADDER16B,之后調(diào)入乘法器宏單元模塊LMP_MULT,在LPM宏單元編輯窗口，選擇此乘法器有流水線功能結(jié)構(gòu)，從而產(chǎn)生控制流水線寄存器的時鐘信號clock。并且選中Usededicatiedmultipliercircuitry單選按鈕，這樣編譯器就可以自動選用此專用的乘法器，從而提高宏邏輯單元LEs。同理調(diào)入入宏單元模塊LMP_FF，設(shè)置名字為FFO：以下為乘法器模塊及模塊建立過程HflmultSb.bsff:irst lHflmultSb.bsff:irst l:鄉(xiāng)j multSb S纟^Jdat￡a7..Ql^JdaW.,01rasut[15..(}U..＜：：Unsigned,rnuihiplH^tkin?|：以下為8位寄存器模塊及模塊建立過程：護出曲腫丹％*卅曲卅檢竺FFOinstRe曬ii護出曲腫丹％*卅曲卅檢竺FFOinstRe曬ii：亡刪/HcmnoIMjibp;-ck>^iJ^^:7￡v匚匸惻FFC.bsfggWiard=1uo-|nMan*se*-LPM_FP|p旳中1d#d|然后按照電路圖連線如圖所示：dwfLq卜曲肚眼伸OAFdwfLq卜曲肚眼伸OAF測MfLQ.■±tt E7-43.2程序編譯：工程仿真過程：wSummaryflowStatusSiccestui-lieJecJl11：1Z：dSZUJJ^uartuEIIVersidd6LziiiiLdr'CJVi'/iULb ful_V^riLtiiEevisiddM獅emilaiclop-lerelEntityWsltienrilallJamily3'.ialix9叫Nettiningrequirementsi-Total1ogicelsnsn*ls32/10,C73i<1%)Ictalpins3!/C33t1Ci)7ot-ilvirtualpin=07ot-ilnemoryLi150/320,<.1B13%：ISPBlockQ—bitels電ret￡27t￡(4'i)THalPELs0/i(0St)TotalBLLtn7?rfl￡)HoviCQEP1S10F4S4C5TimirieModelsFrsl

工程仿真波形設(shè)置如下：(在這里我們把其輸入定義為遞增的信號，方便觀察，實際中可以根據(jù)需要設(shè)計)3.3結(jié)果分析：仿真后波形如圖所示：ALfUJgl師 JLF>1hfJl■hdei1“亡Ba■jflDrri ■Relief| "141ps IrdCK-sl曲皓IE StalI EhlIVbiTuqr.l】2 LQ.Dx.a ZD.Ou 3D.C>u a gqz BO.0m 7H.0ru 旳.Qju 旳円皿 LCd.axs L1D.C>ua0nsaCCLDCECOUT□DilTiimDAm05E0E0IT3IT3U1■- 1—1 1_1-■■■1 l l' L廠 —1 11 1 —U- —in(o )：I. X2 ：!sC* )! E X G K T K 8 )( -3 X LD KII(0 J L J 2 ：:3C4 )5 X 5 K T f 》9 工5 工110 「廠1辿八建廠'=；娥41 =■~STw ?：r_v r r~r^ ■ '由波形可見，clock的第一個上升沿鎖存器鎖入乘數(shù)0,所以下個S=OX0+lXl=l(0001),cout=0。之后的上升沿來臨后s=l+2X2=5(0101),cout=0。當s=25(11001)時,cout=l。該仿真存在仿真延遲，但是時序正確，從而也驗證了該乘法累加器的正確性。四課程總結(jié)4.1程序優(yōu)缺點：①優(yōu)點：該設(shè)計包含了基礎(chǔ)的VHDL說明程序，同時也運用到了LPM宏單元，最終以原理圖形式來構(gòu)造完整系統(tǒng)。運用了程序中涵

蓋的LPM能夠靈活的設(shè)置從而可以節(jié)省時間，同時為仿真帶來時間和空間的節(jié)省。②不足：我們在仿真波形中可以看出，輸出存在明顯的仿真延時！4.