畢業(yè)論文-高壓垂直雙擴散MOS器件的設(shè)計與實現(xiàn)

大連東軟信息學(xué)院本科畢業(yè)設(shè)計（論文）論文題目論文題目：高壓垂直雙擴散MOS器件的設(shè)計與實現(xiàn)系所：電子工程系專業(yè)：電子信息工程（微電子制造方向）學(xué)生姓名：學(xué)生學(xué)號：指導(dǎo)教師：導(dǎo)師職稱：副教授完成日期：2014年4月28日大連東軟信息學(xué)院DalianNeusoftUniversityofInformation大連東軟信息學(xué)院畢業(yè)設(shè)計（論文）摘要V高壓垂直雙擴散MOS器件的設(shè)計與實現(xiàn)摘要這幾年來，隨著半導(dǎo)體技術(shù)日趨成熟，電力電子技術(shù)在工業(yè)和社會中變得越來越重要。本文側(cè)重于現(xiàn)代半導(dǎo)體開關(guān)器件，即功率半導(dǎo)體器件VDMOSFET，一種耐高壓的垂直雙擴散晶體管?，F(xiàn)在的高頻新型電力電子器件大多是基于場控原理而制成的。現(xiàn)今國內(nèi)VDMOS產(chǎn)品大部分依賴國外進口。國內(nèi)需求量每年增長達25％。2010年，VDMOS需求量達到了近15億只，VDMOS器件和各類產(chǎn)品市場份額達到8000億元。然而在現(xiàn)今的研究和生產(chǎn)中，功率器件始終占據(jù)市場的主流地位，相信在很長的一段時間內(nèi)，功率器件因其耐高壓，大電流的特性將成為電力電子行業(yè)不可或缺的電子器件[1]。本文介紹了VDMOS器件結(jié)構(gòu)、工作原理、單胞模型及特征導(dǎo)通電阻模型等基本理論。分析了方形單胞VDMOS器件的電學(xué)特性，研究了VDMOS器件實際工藝流程，分析了基于ATHENA工藝模擬軟件和ATLAS器件模擬軟件的器件模擬方法。詳細討論了通過優(yōu)化器件導(dǎo)通電阻模型優(yōu)化器件參數(shù)的VDMOS器件設(shè)計方法。本論文的主要工作是通過特征導(dǎo)通電阻、外延層電阻率、器件溝道長度、源漏結(jié)深等器件基本參數(shù)的理論計算，得到符合設(shè)計指標的基本參數(shù)。然后使用SILVACO模擬軟件模擬VDMOS器件，包括工藝參數(shù)和器件參數(shù)模擬優(yōu)化，從而得到最優(yōu)化的器件參數(shù)。最后利用所得到的優(yōu)化參數(shù)繪制了器件版圖，并進行了版圖驗證工作。最終設(shè)計出了500V/10A高壓垂直雙擴散MOS器件，完成功率器件整個的從設(shè)計研發(fā)到工藝設(shè)計的整個流程。摘要、目錄共同編頁碼，采用大寫羅馬數(shù)字，宋體小五號，居中。關(guān)鍵詞：摘要、目錄共同編頁碼，采用大寫羅馬數(shù)字，宋體小五號，居中。大連東軟信息學(xué)院畢業(yè)設(shè)計（論文）AbstractDesignandImplementofHighVoltageVerticalDoubleDiffusedMOSDevicesAbstractInrecentyears,assemiconductortechnologymatures,powerelectronicstechnologyisbecomingincreasinglyimportantinindustryandsociety.Thisarticlefocusesonthemodernsemiconductorswitchingdevices,powersemiconductordevicesnamedVDMOSFET,verticaldoublediffusedtransistorasahighvoltageresistance.Nowthenewhigh-frequencypowerelectronicdevicesaremostlybasedontheprincipleoffieldcontrolandmade.Thepapermainlyfocusesonthedesignofdevelopmentandmanufactureofpowerpressuredevices,includingprocessmodelingandsimulation,andlayoutdesignofthedevice,thecurrentVDMOSmainlyrelyonimports.Domesticdemandgrowthof25%perin.2010,VDMOSdemandtoreachnearly1.5billion,VDMOSdevicesandallkindsofproductsonthemarketshareof800billionYuan.However,intoday'sresearchandproduction,powerdevicesandalwaysoccupythemainstreammarket,Ibelieveinaverylongperiodoftime,thepowercharacteristicsofthedevicebecauseofitsresistancetohighvoltage,highcurrentpowerelectronicsindustrywillbecomeanintegralpartofelectronicdevices.ThisarticledescribestheVDMOSdevicestructure,thebasicprincipleofthetheory,asinglecellmodelandfeatureson-resistancemodel.AnalysisoftheelectricalpropertiesofthesquareunitcellVDMOSdevicetostudytheactualprocessVDMOSdeviceanalyzesthedevicesimulationmethodATHENAprocesssimulationsoftwareandtheATLASdevicesimulator.AdetaileddiscussionoftheVDMOSdevicedesignoptimizationmethodstooptimizethedeviceparametersviathedeviceon-resistancemodel.Themaintheoryofthispaperischaracterizedbyon-resistance,resistivityepitaxiallayer,thedevicechannellength,junctiondepthofthesourceanddraindevicessuchasthecalculationofthebasicparameters,untilthebasicparametersmeetdesignspecifications.ThenusesimulationsoftwaretosimulateSILVACOVDMOSdevices,includingprocesssimulationandoptimizationparametersanddeviceparameters,resultingindeviceparametersoptimization.Finally,theoptimizedparametersobtainedbydrawingadevicelayout,andthelayoutverification.Thefinaldesignofthe500V/10AhighpressureverticaldoublediffusedMOSdevices,powerdevicestocompletethewholeentireprocessfromdesignanddevelopmenttomanufacturing.Keywords:VDMOSDevices,SILVACO,ProcessSimulation,Model大連東軟信息學(xué)院畢業(yè)設(shè)計（論文）目錄目錄TOC\o"1-3"\u摘要 IAbstract II第1章緒論 11.1論文研究主要內(nèi)容 11.1.1參數(shù)確定 11.1.2運行環(huán)境 11.1.3設(shè)計要求 11.2國內(nèi)外現(xiàn)狀 2第2章器件結(jié)構(gòu)與特性參數(shù) 32.1VDMOS的結(jié)構(gòu) 32.1.1器件結(jié)構(gòu)示意 32.1.2工作原理 32.1.2晶胞圖形的選擇 42.2VDMOS的參數(shù)設(shè)計 52.2.1最大漏極電流 52.2.2漏源擊穿電壓 52.2.3外延層摻雜濃度及外延層電阻率 62.2.4溝道摻雜濃度及氧化層厚度 62.2.5溝道長度 72.2.6源區(qū)結(jié)深Xjn和P區(qū)結(jié)深Xjp 72.2.7外延層厚度We 72.2.8窗口尺寸 72.3VDMOS的物理模型 82.4方形元胞情況 92.4.1增強型MOST的溝道特征導(dǎo)通電阻Rcha 92.4.2耗盡型的晶體管的溝道特征導(dǎo)通電阻Raa 102.5VDMOS的設(shè)計指標 10第3章工藝模擬和仿真 113.1VDMOS的工藝模擬 113.1.1仿真環(huán)境和工具 113.1.2ATHENA工藝步驟以及仿真 113.2工藝模擬和參數(shù)調(diào)整 203.2.1擊穿電壓 213.2.2閾值電壓 213.2.3仿真程序 213.2.4仿真結(jié)果 223.3VDMOS終端結(jié)構(gòu)的設(shè)計 23第4章器件版圖設(shè)計 25第5章結(jié)論 285.1研究工作歸納與總結(jié) 285.2研究中遇到的問題 28參考文獻 30致謝 31大連東軟信息學(xué)院畢業(yè)設(shè)計（論文）-第1章緒論隨著國內(nèi)對高壓功率器件的需求越來越大，對VDMOS器件的穩(wěn)定性，耐高壓性的質(zhì)量要求不斷提高，加之國內(nèi)每年對新型半導(dǎo)體器件，尤其是VDMOS的進口越來越多。這就要求我國新型電子器件要不斷適應(yīng)新的需求變化，能夠自主的設(shè)計生產(chǎn)符合要求的足夠穩(wěn)定的功率半導(dǎo)體器件，但由于新的競爭環(huán)境下，越來越不能適應(yīng)新發(fā)展的需要。通過本文的論證來實現(xiàn)500V耐高壓的VDMOS器件以面對現(xiàn)今半導(dǎo)體行業(yè)，尤其是電子器件市場對于高壓功率器件的需求。通過實驗設(shè)計的論證，提出一種可行的方案設(shè)計出VDMOS器件，利用方胞物理模型通過前期的計算和后期仿真，得出最優(yōu)參數(shù)進行設(shè)計器件。功率器件由于吸收了大規(guī)模集成電路的微細加工、通過計算機模擬和仿真使之具備較為完善的穩(wěn)定性和廣泛的應(yīng)用性。不僅保留MOS管的特性，而且具備短溝道和高阻漏極漂移區(qū)，從而形成垂直導(dǎo)電場效應(yīng)管，能夠很大程度上提高器件的耐高壓特性，并且有效的提高開關(guān)速度，具備較為廣泛的用途。1.1論文研究主要內(nèi)容首先VDMOS的應(yīng)用范圍越來越廣泛，現(xiàn)如今已具備各種不同的結(jié)構(gòu)模型。本文在充分研究了各種工藝條件下和模型之后，通過分析VDMOS的基本結(jié)構(gòu)和工作原理的基礎(chǔ)上，運用了VDMOS導(dǎo)通電阻模型和VDMOS的柵漏電容模型對VDMOS器件進行模擬和仿真，從而設(shè)計出符合設(shè)想要求參數(shù)的器件。1.1.1參數(shù)確定選用合適的物理模型，借助理論知識，計算出該器件的常規(guī)參數(shù)，包括確定襯底材料的選擇、氧化硅層厚度和P區(qū)擴散濃度、外延層厚度的確定、單胞尺寸的確定、單胞數(shù)和有效面積的確定。1.1.2運行環(huán)境在Linux的外部環(huán)境下運行SILVACO，對器件進行工藝模擬和仿真，通過仿真不斷修改工藝參數(shù)，使之模擬的結(jié)果達到預(yù)期設(shè)定的擊穿電壓500V，閾值電壓3V，導(dǎo)通電流10A，柵氧化層厚50nm，面積<10mm2等指標參數(shù)。1.1.3設(shè)計要求最后根據(jù)調(diào)試完備的器件尺寸和參數(shù)綜合優(yōu)化，設(shè)計出器件的版圖用于生產(chǎn)制造。并對版圖的設(shè)計給予適當?shù)膬?yōu)化，以滿足器件的日常需求和完善的外延性。1.2國內(nèi)外現(xiàn)狀1976年美國SILINCONIX公司率先將VMOS技術(shù)成功移植到MOS器件上，MOS場效應(yīng)管于是真正進入功率領(lǐng)域，從而產(chǎn)生了垂直雙擴散型MOS功率場效應(yīng)晶體管（簡稱VDMOS管）。它不僅全部保留了MOS管的優(yōu)點，而且由于具備短溝道、高電阻漏極漂移區(qū)和垂直導(dǎo)電結(jié)構(gòu)等特點，從而大大提高了器件的耐壓能力和開關(guān)速度。而我國現(xiàn)期市場面臨著功率器件巨大的需求，而前幾年我國主要依賴于進口國外的電子器件，而且市場份額每年遞增。近年來，隨著國內(nèi)對VDMOS器件研究的逐漸深入，我國關(guān)于VDMOS器件的研究技術(shù)日益成熟，應(yīng)用日漸完備。而功率器件行業(yè)的科研和發(fā)展同時也面臨著巨大的挑戰(zhàn)和機遇[2]。大連東軟信息學(xué)院畢業(yè)設(shè)計（論文）第2章器件結(jié)構(gòu)與特性參數(shù)2.1VDMOS的結(jié)構(gòu)2.1.1器件結(jié)構(gòu)示意VDMOS器件的結(jié)構(gòu)示意圖如圖2.1所示。VDMOS是垂直導(dǎo)電的雙擴散型MOS管，它具有橫向布置的源電極和柵電極，并且有由N+襯底和N-外延層構(gòu)成的垂直方向的漏區(qū)。硼、磷（或砷）兩次擴散（或注入）的橫向結(jié)深之差形成溝道長度；自對準的多晶硅柵是作為金屬化的第一層，然后把柵極接出；而鋁為金屬化的第二層，然后再接出源極；漏極接襯底。一般通常采用多元胞并聯(lián)以增大通態(tài)電流。引入PN結(jié)來承受電壓,為此具備了高阻厚外延N-層，以此來提高電壓。為避免高電壓下的表面擊穿，又引入了場板、電場環(huán)等終端結(jié)構(gòu)以防止器件表面擊穿。N溝VDMOS管靠N型溝道來導(dǎo)電，并且因為電子的遷移率通常比空穴高三倍左右，基于減小導(dǎo)通電流和減小面積的考慮，我們通常一般常選用N溝器件。圖2.1VDMOSFET的結(jié)構(gòu)示意圖2.1.2工作原理在功率MOSFET結(jié)構(gòu)中，當柵極與源極短接后（VGS＝0），在漏源上加正電壓，會使得P區(qū)與N區(qū)之間的PN結(jié)反偏，從而導(dǎo)致P區(qū)摻雜濃度變高，此時耗盡層主要向N區(qū)的漂移區(qū)進行擴散。這個時候因為柵極電壓是零，溝道表面沒有反型層，因此也無漏源電流，此時為截止區(qū)；當在柵極加正壓（VGS>0）時，溝道這時會有反型層形成，使得溝道導(dǎo)通，此時有漏源電流產(chǎn)生，此時為線性區(qū)。在線性區(qū)器件的導(dǎo)通電阻等于輸出特性曲線的斜率。在低漏源電壓下，電流會因為處在打開狀態(tài)下器件的導(dǎo)通電阻的限制；柵壓增大會導(dǎo)致溝道電阻變小，但不會一直變小，通常會達到一個常量。因此通常來說導(dǎo)通電阻也作為功率晶體管的一個重要參數(shù)，代表著器件的電流驅(qū)動能力。漏源電壓不斷增加會使得溝道關(guān)斷，此時漏電流處于飽和狀態(tài)。如果要使得VDMOS器件關(guān)斷，只需要要將柵源短接，此時柵電極電壓為零，隨著反型層消失導(dǎo)致導(dǎo)電溝道也會斷開，VDMOS則處于關(guān)斷狀態(tài)。關(guān)斷時間由從柵極移走電荷的速率決定[3]。圖2.2示出VDMOSFET的I~V特性曲線?？偟膩碇v可以分為六個區(qū)域。圖2.2VDMOS管的輸出特性曲線首先是截止區(qū)，將VD反向加于PN-結(jié)上。VD電壓增高于是會導(dǎo)致外延上的耗盡層的厚度也會增加，此時處于關(guān)斷狀態(tài)，因此稱之為截至區(qū)。當電壓不斷升高到閾值電壓時候，此時稱之為線性區(qū)，即我們常說的歐姆區(qū)，在線性區(qū)電流隨著電壓線性變化；當VD繼續(xù)增大到飽和區(qū)時候，電流基本上維持不變，不會隨著VD增大而增大，因此我們稱之為飽和區(qū)；當VD電壓繼續(xù)增到大器件所能承受的最大擊穿電壓的臨界值時，我們叫做擊穿區(qū)，這時電流會迅速增大，發(fā)生擊穿[4]。另外，我們注意到還有一個區(qū)域叫做準飽和區(qū)，因為Vg很大時，所以電流本身很大，因此隨著電壓增加的幅度不是很明顯。還有一個區(qū)域我們不常用到，僅做了解，源漏二極管的正向偏置區(qū)，這時源極為正壓、漏極為負電壓，相當于PN結(jié)正向偏置，電流隨電壓的增加迅速增加。這個區(qū)域通常不能用到，在這里不做討論。2.1.2晶胞圖形的選擇一個VDMOSFET的器件是由大量單胞并聯(lián)成的結(jié)構(gòu)，晶胞結(jié)構(gòu)包括版圖結(jié)構(gòu)和布局同時也決定了器件的性能。我們所研究的VDMOS的版圖結(jié)構(gòu)包括單元圖形結(jié)構(gòu)和柵電極結(jié)構(gòu)。而一個單元圖形結(jié)構(gòu)包括其尺寸、形狀和排列方式。常見圖形可以分為、正方形、長方形、三角形、六角形、長條形以及圓形等等[5]，如圖2.3所示。圖2.3三種常見的單元圖形由于三角形晶胞電場集中會導(dǎo)致降低擊穿電壓，所以不予選擇；而圓形無效區(qū)面積很大；因此正六角形因其電流分布平均，能夠緊密結(jié)合，表面利用率很高。常采用易于制版及光刻的條形或正方形單元結(jié)構(gòu)。本文研究本著較為可行的方案選擇方形元胞。單胞都是由窗口區(qū)和多晶硅區(qū)組成，所以一個單胞的尺寸為窗口區(qū)長度Lw加上多晶硅長度Lp。本文采用方胞進行設(shè)計。2.2VDMOS的參數(shù)設(shè)計功率VDMOS器件的主要參數(shù)有閾值電壓VT、漏源導(dǎo)通電阻、漏源電流、擊穿電壓和輸入輸出電容等電參數(shù)來描述[7]。而我們設(shè)計要求為擊穿電壓為500V/10A，柵氧化層厚50nm，面積<10mm2。2.2.1最大漏極電流指輸出特性進入飽和區(qū)Ⅱ后的漏極電流值。它與外加?xùn)旁措妷河腥缦玛P(guān)系：(2-1)因為最大漏極電流與單位面積的溝道寬度有關(guān)。但是通常修改溝道的長度會導(dǎo)致犧牲芯片面積，需要給予優(yōu)化，綜合分析找到最優(yōu)值。另外一方面遷移率也與最大漏極電流有關(guān)，而影響遷移率的因素較多，如摻雜濃度、晶格溫度、橫向電場和沿著電流方向的縱向電場等[8]。2.2.2漏源擊穿電壓漏源擊穿電壓BVDS是當VGS=0時漏源間所加的最大反偏電壓，源漏擊穿電壓表示一個器件的耐壓的極限能力[9]。決定漏源擊穿電壓的主要因素是低摻雜側(cè)、即N外延材料的電阻率ρ（或摻雜濃度Nepi）和漂移區(qū)厚度Xmn，在理想狀況下，它們之間的關(guān)系如以下公式：(2-2)(2-3)（2-4）而我們今天所研究的耐高壓垂直雙擴散MOS器件所設(shè)定的擊穿電壓要求為500V，這就需要我們修改工藝參數(shù)，來調(diào)整外延層的摻雜濃度和漂移區(qū)柵氧的厚度，通過計算和不斷的模擬來達到滿足我們的設(shè)計需求。2.2.3外延層摻雜濃度及外延層電阻率外延層摻雜濃度可由以下公式計算：（2-5）低壓時，K取0.9；70V~200V時，K取0.8；大于200V時，K取0.7，外延層電阻率可由以下公式計算：（2-6）另外要注意電阻率的誤差，電阻率誤差應(yīng)當小于10%[10]。2.2.4溝道摻雜濃度及氧化層厚度閾值電壓與氧化層的厚度的關(guān)系由（2-7）公式所示，通過計算可得到我們工藝所需要的溝道的摻雜濃度，以及氧化層需要淀積的厚度。（2-7）反型層電荷：（2-8）單位面積柵氧化物電容：Cox=εoεox/tox（2-9）通常我們?nèi)叛趸镫姾蔀镼ox=8×10-8庫侖[11]，采用真空介電常數(shù)ε0為

8.85×10-12

F/m。二氧化硅相對介電常數(shù)εo為3.9，功函數(shù)差，Nd是多晶硅的摻雜濃度，取值為81018/cm3。半導(dǎo)體表面勢為φf=0.42。而柵氧與P區(qū)摻雜濃度關(guān)系如表2.1所示。表2.1柵氧化層厚度與P區(qū)摻雜濃度的關(guān)系柵氧化層厚度tox（A）300350400450500550600650700750800P區(qū)摻雜濃度（1017cm-2）1.060.970.880.830.750.70.670.632.2.5溝道長度我們同時要計算溝道的長度，而溝長L由P區(qū)摻雜濃度Na決定。在高摻雜P側(cè)耗盡層的寬度為Xmp，如公式2-10。（2-10）在設(shè)計的過程中，我們通常為了防止溝道擊穿，所設(shè)計的溝道長度一般要大于耗盡層寬度，一般多出20%的長度，因此取得L=20%Xmp。2.2.6源區(qū)結(jié)深Xjn和P區(qū)結(jié)深Xjp根據(jù)結(jié)深的物理特性，通常來說Xjn越小，會使得電阻越小。所以Xjn取工藝穩(wěn)定的N型最小結(jié)深，本文主要采用采用砷注入的0.4um工藝，Xjn取工藝最小值0.4um。我們通過計算溝道，而溝道的長度取決于結(jié)深。因為溝道與結(jié)深的關(guān)系如公式（2-11）和（2-12）所示。（2-11）（2-12）2.2.7外延層厚度We外延層的厚度在很大程度上決定著功率器件的擊穿電壓，一般情況下，越厚擊穿電壓越大，而外延層的厚度可由（2-13）公式求得。（2-13）Xmn為PN-結(jié)在N-側(cè)的耗盡層寬度，計算公式如（2-14）。Hf為N+襯底向N-漂移區(qū)反擴的深度，本文為了方便計算我們?nèi)?.1um。在設(shè)計的時候，考慮到工藝的容差問題，一般外延層厚度在20%的上下波動[12]。（2-14）2.2.8窗口尺寸本文設(shè)計的VDMOS要求面積小于10mm2，而決定面積的是窗口尺寸，即為Lw和Lp。我們可以通過以下辦法來確定窗口尺寸。/（2-15）窗口尺寸滿足（2-15）公示所示要求，我們可由此推算Lw的尺寸。同時避免源漏區(qū)短路，這樣多晶硅尺寸的最小值為1.6xjp，即。P型區(qū)不能無限的遠離，每個P型區(qū)都為相鄰P型區(qū)的場保護環(huán)[13]。Lp的計算如公式（2-16）所示。（2-16）我們?nèi)挾葹?2um為設(shè)計窗口的寬度時，通過對比數(shù)據(jù)，對比窗口寬度不同對應(yīng)的不同特征電阻，我們可以得到我們計算的最佳尺寸，通過計算，對比得出，取最優(yōu)的長寬比來作為我們設(shè)計的窗口尺寸。本文，我們?nèi)p=30um，Lw=12um作為我們設(shè)計的器件窗口尺寸。2.3VDMOS的物理模型導(dǎo)通電阻Ron是影響功率VDMOSFET最大輸出功率的重要參數(shù)之一。當器件導(dǎo)通的時候，就有電流流過導(dǎo)通電阻，在導(dǎo)通電阻上形成導(dǎo)通壓降（IDRon），導(dǎo)致在電阻上有功率損耗。當然，這種功率損耗越小越好，為了保證器件能有足夠大的電流，也只能讓導(dǎo)通電阻越小越好。由幾個主要因素決定導(dǎo)通電阻，如單胞的密度、尺寸以及幾何形狀、單胞結(jié)構(gòu)的布局、芯片的面積等[14]。由于功率VDMOSFET任何一個MOS結(jié)構(gòu)的源、柵、漏都是被連在一起的，則單胞的并聯(lián)結(jié)構(gòu)被構(gòu)成了，那么器件的導(dǎo)通電阻Ron（device）與各單元的導(dǎo)通電阻Ron有如下關(guān)系，如式（2-17a）所示：（2-17a）這里，N是器件中單胞數(shù)目。單位面積的導(dǎo)通電阻（在這里我們定義為單元電阻）Rona如式（2-17b）所示：（2-17b）為了比較的方便，在以后的導(dǎo)通電阻的計算當中各部分電阻均以單元電阻表示。由上兩式得式（2-17c）：（2-17c）每個MOS電阻結(jié)構(gòu)都可以說有八部分構(gòu)成，從圖2.4上可以看到這八部分導(dǎo)通電阻的組成[15]。也就是說由源流向漏的電流需要經(jīng)過這八部分電阻，分別為：源極接觸電阻Rcs；增強型MOS晶體管的溝道電阻Rch；柵電極正下方在N+層上形成的表面電荷積累層電阻Ra；襯底N+層電阻Rbd；源區(qū)串聯(lián)電阻Rs；相鄰兩P阱間形成的頸部電阻Rj；高阻外延層電阻Re；漏極接觸電阻Rcd。圖2.4VDMOS導(dǎo)通電阻的構(gòu)成2.4方形元胞情況圖2-7為方形單胞結(jié)構(gòu)，Lw是擴散窗口區(qū)正正形邊長，Lp為多晶硅區(qū)尺寸，Xjn為源N+區(qū)擴散結(jié)深，Xjp為P區(qū)擴散結(jié)深，橫向擴散為縱向擴散的0.85倍。2.4.1增強型MOST的溝道特征導(dǎo)通電阻Rcha單胞面積，，，tox為柵氧化層厚度，W是溝道寬度，對方形單胞如圖2.5所示，取L/2處的周長為溝寬，得W=4LW+3.4(Xjp+Xjn)。代入(2-18)得溝道特征電阻為。（2-18）圖2.5方形單胞結(jié)構(gòu)由（2-18）式可見，溝道的特征電阻不僅受器件元胞的尺寸LP和LW的影響，同時也受到器件的縱向參數(shù)Xjp和Xjn及T0x的影響。2.4.2耗盡型的晶體管的溝道特征導(dǎo)通電阻Raa由圖2.6可求得：有效溝長La=(LP-1.6Xjp)/2；Wa=4LW+2LP+3.4Xjp。代入（2-19）式得積累區(qū)特征電阻。(2-19)由式可見，在積累區(qū)的特征電阻不僅與器件掩膜板的單胞尺寸LW和LP有關(guān)，同時還與器件的Xjp，tox和Xjn參數(shù)有關(guān)。2.5VDMOS的設(shè)計指標通過以上計算公式和推算，我們初步得出所需要設(shè)計的器件的基本參數(shù)特性，所計算參數(shù)結(jié)果如表2.2所示。表2.2VDMOS設(shè)計指標參數(shù)具體指標參數(shù)具體指標BV500V=0VXmp3.07umIDTmb=25?CVGS=10VID=4.5AL3.6umVT=3±1VXjn0.4umRon(device)=10VID=2.7A<1.5mΩXjp4.73umSdevice862.596Ws200umNb3.67x10^14Hf2.513.54Hp1.5Na0.7x10^17Xmn42.35umTox700A/7x10^-2We60.06umScell0.489Lp30umN1764Lw12um第3章工藝模擬和仿真3.1VDMOS的工藝模擬3.1.1仿真環(huán)境和工具SILVACO的全稱是SilvacoInternational是世界領(lǐng)先的電子設(shè)計自動化軟件供應(yīng)商，我們采用基于Linux環(huán)境下的TCAD工藝和器件仿真。是目前最為便捷高效的TCAD工藝仿真模擬軟件。通過在個人PC終端使用VMware虛擬機在Windows的條件下架構(gòu)Linux的環(huán)境。運行SILVACO，通過ATHENA模塊進行工藝的模擬。生成工藝文件并保存。對比分析每一步的工藝步驟，并且修改工藝參數(shù)，根據(jù)計算出的工藝參數(shù)，從而構(gòu)建器件工藝結(jié)構(gòu)。同時再采用SILVACO的ATLAS模塊進行仿真，提出電學(xué)參數(shù)。根據(jù)提取的電學(xué)參數(shù)，模擬電學(xué)環(huán)境測試出擊穿電壓，閾值電壓，特性曲線等參數(shù)，根據(jù)提取的參數(shù)，比照設(shè)計指標來修改之前的工藝文件，通過不斷調(diào)整工藝參數(shù)，最后達到器件特性的優(yōu)化，設(shè)計出滿足預(yù)先設(shè)定的指標參數(shù)的器件。通過計算機輔助CAD，較為便捷快速的提供了仿真的環(huán)境和途徑。同時軟件還提供了多種工藝模型，包括離子注入模型等。用戶可以自由選擇手動輸入工藝參數(shù)，或者采用面板智能輸入工藝參數(shù)[16]。SILVACO軟件大致介紹如圖3.1所示。圖3.1SILVACOTCAD軟件的介紹3.1.2ATHENA工藝步驟以及仿真本文為設(shè)計符合參數(shù)要求的VDMOS器件，隨著計算機輔助CAD技術(shù)的快速發(fā)展，我們可以采用SILVACOTCAD通過不能的工藝條件進行分析和對比，大大減少了成本，提高了設(shè)計周期。采用AHTEHNA模塊，我們可以快速的選擇各個仿真的工藝步驟，包括離子注入，光刻，擴散，淀積，金屬化，等等各個工藝步驟。可以根據(jù)需求修改工藝條件和器件參數(shù)?；趯嶒炋崛?shù)，模擬生產(chǎn)，再反復(fù)調(diào)整工藝參數(shù)來達到設(shè)計要求。從而最后確定最優(yōu)的工藝流程[17]，大致工藝流程如圖3.2所示。圖3.2VDMOS工藝流程圖（1）初始設(shè)置。在Windows的環(huán)境下安裝VMware虛擬機，本文采用VMware7.1，通過虛擬機架構(gòu)Linux的工作環(huán)境，安裝SILVACO套件。設(shè)置并安裝好軟件之后，啟動虛擬機運行Linux操作系統(tǒng)，運行UNIX命令：deckbuild-an&，創(chuàng)建新的文件，運行ATHENA進行工藝文件的編寫。在工藝文件的編寫可以采用軟件面板操作和手動輸入兩種。本文采用手動輸入編寫工藝文件。仿真工藝圖如圖3.3所示。定義柵格：本設(shè)計是在N+襯底上生長外延層，所以首先定義N+區(qū)柵格，默認長度單位是m，選擇硅作為襯底材料，定義晶向為（100），并在襯底摻雜磷，得到N+漏區(qū)。工藝文件如下：goathenalinexloc=0.00spac=0.5linexloc=21.00spac=0.5linexloc=42.00spac=0.5lineyloc=-5.00spac=1.0lineyloc=-55.00spac=0.05lineyloc=-45.00spac=0.15lineyloc=0.00spac=1.0initsiliconc.phosphor=6e18orientation=100（定義襯底，摻磷濃度為6*1018,晶向100）structureoutfile=vdmos_01.str（保存第一步的工藝）tonyplot圖3.3定義襯底（2）外延形成N-區(qū)。根據(jù)上一章設(shè)計的參數(shù)要求，外延層N-區(qū)厚度為60m，磷摻雜濃度為2.1*1014。在工藝設(shè)計的時候，每做完一部關(guān)鍵工藝，就需要更新柵格，重新網(wǎng)格化。工藝圖如圖3.4所示。epitaxytime=50temp=1200thickness=60.0c.phosphor=2.1e14structureoutfile=vdmos_02.str在工藝中，我們采用1200攝氏度的工藝溫度用于生長外延層。圖3.4摻雜磷的工藝步驟（3）生成隔離區(qū)。第三步要求生長出一層氧化層，我們采用熱氧化的生長方式，通過設(shè)置爐體的溫度，干氧和濕氧相結(jié)合的方式，進行氧化，并且采用氮氣作為保護氣體，如圖3.5工藝所示。diffustime=18temp=850t.final=980nitrof.o2=5.0diffustime=5temp=980f.o2=5.0dryo2diffustime=20temp=980f.hcl=0.05f.o2=5.0（通入氯化氫氣體）diffustime=16temp=980f.h2=7.0f.o2=5.0（通入氫氣，進行氫氧合成反應(yīng)）diffustime=5temp=980f.o2=5.0dryo2diffustime=30temp=980t.final=850nitrof.n2=5.0stuctureoutfile=vdmos_03(選擇淀積一層光刻膠)depositphotoresistthick=1.8divisions=2圖3.5淀積一層光刻膠通入氫氣的前后通入1分鐘干氧，是為了安全性考慮，我們在生長完氧化層的時候，選擇提取語句，通過工藝仿真能夠提取出通過熱生長所得到的外延層的厚度是多少。extractname="1oxide"thicknessmaterial="SIO~2"mat.occno=1region="oxide"（4）場氧刻蝕，工藝步驟如圖3.6所示。調(diào)整網(wǎng)格（縱軸切向，光刻P+）selectz=yprint.1dx.val=0.0etchphotoresiststartx=19y=-66.8etchcontx=19y=-64.92etchcontx=23y=-64.92etchdonex=23y=-66.8（將氧化層刻出窗口用來下一步P+的注入）structureoutfile=vdmos_04（保存）圖3.6場氧刻蝕窗口（5）P+注入。注入硼離子，根據(jù)計算出的參數(shù)，選擇劑量為2的17個平方積。能量選擇為50個單位，角度為7。工藝步驟圖如圖3.7所示。implantborondose=2e17energy=50gausstilt=7rotation=30structureoutfile=vdmos_05（提取出結(jié)深，便于根據(jù)參數(shù)進行調(diào)整注入的濃度和能量來改變結(jié)深來滿足設(shè)計要求）extractname="Xpj"xjmaterial="silicon"mat.occno=1x.val=0.0（再一次刻蝕去除氧化層）etchoxidestartx=19y=-66.80etchcontx=23y=-64.92etchdonex=23y=-66.80（除去光刻膠）etchphotoresistall(除去氧化層，使之露出到硅片表面)etchoxidestartx=15y=-66.8etchcontx=15y=-64.92etchcontx=27y=-64.92etchdonex=27y=-66.8structureoutfile=vdmos_06.str圖3.7P阱注入（6）柵氧制作。通過熱生長一層?xùn)叛?，并提取柵氧厚度。工藝步驟如圖3.8所示。diffustime=10temp=850t.final=990f.n2=5.0diffustime=30temp=990f.o2=5.0dryo2diffustime=30temp=990nitrof.n2=5.0(通過熱生長生長出一層?xùn)叛?，并提取柵氧厚?extractname="gateoxide"thicknessmaterial="SiO~2"mat.occno=1x.val=3.0structureoutfile=vdmos_07.strtonyplot圖3.8制作柵氧的步驟（7）多晶硅的制作。首先淀積一層多晶硅，厚度為0.45的多晶硅。工藝步驟如圖3.9所示。圖3.9淀積多晶硅depositpolysiliconthick=0.45divisions=16structureoutfile=vdmos_08.strtonyplot(對多晶硅進行摻雜，摻雜磷，濃度為10的15次方個單位。能量為40個單位)implantphosphordose=1e15energy=40gausstilt=7rotation=30structureoutfile=vdmos_09.strtonyplot(在摻雜之后，下面進行退火的步驟)diffustime=30temp=850nitro（氮氣作為保護氣體）structureoutfile=vdmos_10.strtonyplot（8）多晶刻蝕窗口，首先淀積出一層光刻膠。多晶硅刻蝕窗口后的工藝圖如圖3.10所示。depositphotoresistthick=1.8divisions=5(將需要刻蝕掉的多晶上的光刻膠刻除)etchphotoresiststartx=15y=-69etchcontx=15y=-65.5etchcontx=27y=-65.5etchdonex=27y=-69structureoutfile=vdmos_111.str(再刻蝕出多晶硅的窗口)etchpolysiliconstartx=15y=-69etchcontx=15y=-64.92etchcontx=27y=-64.92etchdonex=27y=-69structureoutfile=vdmos_11.strtonyplot圖3.10多晶硅窗口刻蝕為了調(diào)整溝道，選擇適當?shù)膭┝窟M行注入硼離子，形成溝道。后期仿真時候用于調(diào)整溝道進行參數(shù)修改。（9）制作P-阱。工藝步驟如下，工藝圖如圖3.11所示。implantborondose=7.0e16energy=50gausstilt=7rotation=30(去除光刻膠)etchphotoresistallstructureoutfile=vdmos_12.strtonyplot(此次退火是作為阱推，形成P阱)diffustime=120temp=850t.final=1150nitrodiffustime=100temp=1150nitrodiffustime=120t.start=1150t.final=850nitrostructureoutfile=vdmos_13.strtonyplot圖3.11阱推形成P阱（10）N+源區(qū)的形成。為了制作N+源區(qū)，首先先覆蓋上光刻膠將光刻膠刻出窗口用于注入形成N+源區(qū)。工藝圖如圖3.12所示。圖3.12有源區(qū)形成PN結(jié)depositphotoresistthick=1.8divisions=10etchphotoresistleftp1.x=19etchphotoresistrightp1.x=23structureoutfile=vdmos_14.str先注入2*1016劑量的砷再注入磷，因為砷擴散系數(shù)小，磷擴散系數(shù)大。形成需求的結(jié)深要求。implantarsenicdose=2e16energy=130gausstilt=7rotation=30implantphosphordose=5e16energy=70gausstilt=7rotation=30然后進行退火，作為加密晶格，形成所需要的PN結(jié)。diffustime=10temp=850t.final=1150nitrodiffustime=5temp=1150nitrodiffustime=10t.start=1150t.final=850nitrostructureoutfile=vdmos_15.strtonyplotetchphotoresistall（去除光刻膠）structureoutfile=vdmos_16.strtonyplot（11）形成接觸。首先把氧化層刻掉0.6的厚度，重新熱生長一層氧化層，工藝步驟如下。depositoxidethick=0.60divisions=3structureoutfile=vdmos_17.strtonyplotdiffustime=12temp=850t.final=950nitrodiffustime=60temp=950nitrodiffustime=16t.start=950t.fina=850nitrostructureoutfile=vdmos_18.strtonyplot(刻蝕氧化層露出窗口，用于淀積二氧化硅)etchoxidestartx=18y=-69etchcontx=18y=-64.13894687etchcontx=24y=-64.13894687etchdonex=24y=-69etchoxidestartx=13y=-69etchcontx=13y=-65.527etchcontx=0y=-65.527etchdonex=0y=-69etchoxidestartx=29y=-69etchcontx=29y=-66.527etchcontx=42y=-66.527etchdonex=42y=-69structureoutfile=vdmos_19.strtonyplotdepositaluminumthick=2.0divisions=16(淀積一層厚度為2的金屬鋁)(刻蝕鋁，刻出接觸孔)etchaluminumstartx=14y=-72etchcontx=14y=-65.52etchcontx=17y=-65.52etchcontx=17y=-72etchcontx=26y=-72etchcontx=26y=-65.52etchcontx=28y=-65.52etchdonex=28y=-72structureoutfile=vdmos_20.strtonyplotstrucmirrorleft（將設(shè)計的器件向左對稱，因為該器件左右對稱可以采用這種方法）(在這些位置上定義電極)electrodename=sourcex=20.00electrodename=sourcex=-20.00electrodename=gatex=0.2electrodename=drainbacksidestructoutfile=vdmos_zong.str(提取出結(jié)深等參數(shù))extractname="Xjn"xjmaterial="silicon"mat.occno=1x.val=16.0extractname="Xjp"xjmaterial="silicon"mat.occno=1x.val=21.0extractname="1dvt"1dvtntypeqss=1e10x.val=-0.2tonyplotvdmos_zong.str-setvdmos_zong.set最終形成的工藝文件圖如圖3.13所示，此為設(shè)計的器件的工藝結(jié)構(gòu)仿真。圖3.13vdmos器件工藝結(jié)構(gòu)圖3.2工藝模擬和參數(shù)調(diào)整通過工藝仿真文件，我們可以采用計算機TCAD進行器件的仿真和模擬。通過不斷的模擬調(diào)整工藝參數(shù)設(shè)計，來達到我們起初要求的設(shè)計指標。通常采用SILVACO中的ATLAS進行工藝的模擬和仿真，包括閾值電壓，擊穿電壓，并且通過不斷的仿真來修改前面的工藝參數(shù)文件，包括調(diào)整對應(yīng)的柵氧厚度，外延層厚度，注入的劑量等各個參數(shù)的調(diào)整來使得設(shè)計的器件達到設(shè)計指標。同時并且對器件終端進行優(yōu)化。對于器件來說，不僅要考慮電場和濃度，同時也要考慮電子的復(fù)合，溫度，濃度等所有參數(shù)。一般對于重摻雜來說，比如MOS器件的源漏，因為其帶隙收到影響，所以對載流子的電流密度以及濃度來說也會有影響。而我們再模擬擊穿的時候需要注意到，軟件模擬的只采用雪崩擊穿這一個模型。所以采用不同的模型我們模擬出的結(jié)果也會不同[17]。需要注意的是。本文采用的器件模擬。經(jīng)過多次的修改工藝參數(shù)才達到參數(shù)指標所要求的標準。包括擊穿電壓和閾值電壓部分。在本章最后也會介紹到器件的優(yōu)化，以及保護環(huán)的設(shè)計。同時再考慮到滿足設(shè)計指標的同時也要考慮到器件具體的尺寸問題。模擬要求能在SILVACOTCAD平臺下完成完整工藝的模擬，編寫工藝模擬文件，掌握器件的邊界、摻雜、網(wǎng)格的編輯。器件模擬部分包括文件模塊、電路模塊、物理模塊、數(shù)學(xué)模塊及解算模塊。掌握提取器件參數(shù)的方法，通過TONYPLOT觀察器件的雜質(zhì)濃度、電場、晶格溫度、電子密度、遷移率等分布[18]。3.2.1擊穿電壓實際中測量擊穿電壓的方法為：在器件關(guān)斷時，不斷增大源漏電壓直至雪崩擊穿，即從電流上看，電流驟然增大至某一可認為器件已經(jīng)擊穿的電流值。在此，設(shè)定仿真條件：VGS=0，擊穿電流IDS=1mA。本文通過EXTRACT命令，利用ATLAS里的仿真曲線觀察擊穿電壓。根據(jù)前面計算的公式，在擊穿電壓不滿足要求的時候，修改外延層厚度，以及摻雜濃度有關(guān)，濃度越低擊穿電壓越高。進行反復(fù)修改。3.2.2閾值電壓測試條件為VDS=VGS，ID=250μA。由于在單個器件仿真中無法制定電極連接關(guān)系，因此無法設(shè)定VDS=VGS，若要制定惦記鏈接關(guān)系，為了達到漸變的辦法，先設(shè)定VDS=3V，再掃描VGS，因為我們要求設(shè)計的值在3V左右，而閾值電壓和柵氧有關(guān)，我們通過軟件的源漏I-V曲線觀察擊穿電壓，也可以通過EXTACT語句進行提取。3.2.3仿真程序goatlasmeshinfile=vdmos_zong.str（調(diào)用我們前面的工藝結(jié)構(gòu)文件進行器件仿真）modelscvtsrhprint（選擇合適的模型進行仿真）impactselb（定義粒子碰撞模型）contactname=gaten.polyinterfaceqf=1e10solveinitMethodnewtontrapmaxtraps=10climit=1e-4ir.tol=1e-30ix.tol=1e-30solveinitlogoutf=vdmos_04.log（保存結(jié)構(gòu)文件）(漏極加步進電壓)solvevdrain=0.03solvevdrain=0.1solvevdrain=0.5solvevdrain=1solvevdrain=1vstep=0.5vfinal=10name=drainsolvevstep=10vfinal=100name=drainsolvevstep=20.0vfinal=220name=drainsolvevstep=30.0vfinal=660name=drainsolvevstep=0.1vfinal=5.25name=gatecompl=1.e-6cname=gateoutf=vdmos_zong.strmasteronefileextractname="bv"max(v."drain")（提取語句）extractinitinf="vdmos_04.log"extractname="vt"(xintercept(maxslope(curve(abs(v."gate"),abs(i."drain"))))-abs(ave(v."drain"))/2.0)（提取閾值電壓）tonyplotvdmos_04.log-setvdmos_04.setextractstartmaterial="silicon"mat.occno=1bias=0.0bias.step=0.25bias.step=0.25y.val=-10.4region.occno=1extractdonename="bc"curve(bias,n.ionmaterial="silicon"mat.occno=1y.val=-10.4region.occno=1)outfile="extract.dat"tonyplotextract.datquit在SOLVE命令中有兩種基本直流穩(wěn)態(tài)掃描參數(shù)，一種為電壓掃描，另一種為電流掃描。電流掃描較適合于電壓變化較小而電流變化較大的情況，正如器件在擊穿時的情況。器件在臨界擊穿時，電壓增大很小一點也會使電流迅速增大，此時若采用電壓掃描，仿真會較難收斂，因此軟件會自動從電壓掃描切換到電流掃描，并且自動根據(jù)電流的變化率設(shè)定掃描步長，以保證仿真的收斂性[19]。3.2.4仿真結(jié)果提取的閾值電壓，提取結(jié)果如如下代碼。我們通過不斷的修改工藝參數(shù)，包括修改外延層的摻雜濃度，等各項參數(shù)的設(shè)定，通過不斷修改工藝參數(shù)最終實現(xiàn)，主要修改外延蹭的攙雜濃度實現(xiàn)我們所要求的參數(shù)電壓。圖3.14源漏I-V曲線EXTRACT>extractname=“1dvt”1dvtvb=0.0x.val=0.71dvt=2.610346VX.VAL=0.7我們要求的閾值電壓為3V左右。最終我們調(diào)試出來的閾值電壓為2.6V，基本達到了所要求的閾值電壓。圖3.14為源漏的I-V曲線，通過曲線我們可以看到開啟電壓，即閾值電壓為2.6V左右。我們設(shè)計的為500V的耐高壓的VDMOS器件，器件的耐壓性為最為關(guān)鍵的設(shè)計指標，因此我們通過器件仿真，通過圖3.15的擊穿電壓曲線可以看出我們設(shè)計的器件的擊穿電壓大約在470V左右。雪崩擊穿的發(fā)生是由于在強電場下，半導(dǎo)體中的載流子會被電場加速，部分載流子可以獲得足夠高的能量，這些載流子有可能通過碰撞把能量傳遞給價帶上的電子，使之發(fā)生電離，從而產(chǎn)生二次電子-空穴對，即所謂的“碰撞電離”。圖3.15器件擊穿電壓曲線為了得到更為精準的擊穿電壓具體值，我們通過仿真軟件的提取指令，提取出擊穿電壓，如下面提取的代碼所示的擊穿電壓，擊穿電壓為470.31V，基本滿足我們設(shè)計的500V擊穿電壓的器件。后面我們引入場限環(huán)來保證終端結(jié)構(gòu)擊穿電壓的穩(wěn)定性。EXTRACT>extractname=“bv”max(v.“drain”)bv=470.7031EXTRACT>quit3.3VDMOS終端結(jié)構(gòu)的設(shè)計由于邊緣元胞平面PN結(jié)存在曲率效應(yīng)，會降低擊穿電壓，所以器件還需要有終端結(jié)構(gòu)進行分壓或降壓保護。已開發(fā)的重點技術(shù)有很多，主要可分為場限環(huán)、場板、結(jié)終端擴展、橫向變摻雜和槽型終端等技術(shù)。目前最常用的為場限環(huán)和場板技術(shù)[20]。場限環(huán)的設(shè)計主要考慮到場限環(huán)的個數(shù)，場限環(huán)之間的間距（包括第一個環(huán)與主結(jié)之間的間距）、環(huán)的結(jié)深、摻雜濃度往往會受VDMOS元胞工藝參數(shù)因素的制約，是比較容易先確定的。而環(huán)的寬度要盡量小，增加環(huán)的個數(shù)，合理調(diào)整間距。可在相同的耐壓下或得最小的橫向尺寸。因此，在保證每個場限環(huán)本身寬度為最小線寬的前提下，主要的優(yōu)化對象是環(huán)的個數(shù)和環(huán)的間距。對于環(huán)的個數(shù)，通常來說，耐壓會隨著環(huán)數(shù)的增加而上升。但是同時也會犧牲芯片的面積，擴大芯片的面積，而且環(huán)的數(shù)量增加到一定值后耐壓會達到飽和，因此設(shè)計時要綜合考慮。對于環(huán)間距，在確定外延層的情況小總是存在一組最佳值，即在一定的環(huán)間距時，都剛好同時到達臨街擊穿電壓強度，此時可得到最高耐壓。如圖3.16所示。圖3.16設(shè)定的掩膜版采用三個保護環(huán)本章對場環(huán)的介紹，在下一章版圖的設(shè)計上，會將保護環(huán)加入芯片版圖內(nèi)，防止芯片發(fā)生邊緣擊穿。第4章器件版圖設(shè)計本文前面，通過大量反復(fù)的修改工藝參數(shù)和進行器件模擬仿真，完成了VDMOS元胞的設(shè)計，為了完成VDMOS的器件，我們下面需要設(shè)計器件的版圖，通過前期的計算我們得出的芯片所需的元胞數(shù)，由各個元胞并聯(lián)形成VDMOS器件。我們采用基于Linux操作系統(tǒng)的CADENCE軟件來完成本文的器件版圖設(shè)計。通過計算得出本文設(shè)計的VDMOS器件由1700個元胞并聯(lián)形成。通過合理布局，形成版圖。首先在終端輸入ICFB，調(diào)用文件，加載工藝文件。開始設(shè)計版圖。本文VDMOS器件由六層光刻掩膜板組成，包括鋁光刻板，源區(qū)N+光刻板，多晶硅光刻版，PAD光刻版，孔光刻版，場區(qū)N+光刻板。通過參考其他設(shè)計和論文的綜合考慮，本文采用三層保護環(huán)，既保證芯片的尺寸，又確保邊緣區(qū)不會發(fā)生擊穿。版圖具體設(shè)計如圖4.1所示。上下兩塊藍色區(qū)域的金屬為兩個源極，繞芯片一周，包括貫穿芯片中間的跑道為柵極，襯底背面為漏極。圖4.1VDMOS芯片版圖設(shè)計芯片版圖是由相同的元胞并聯(lián)在一起設(shè)計出的芯片，一方面節(jié)省面積，另一方面具有耐壓性。圖4.2為芯片版圖局部細節(jié)圖。可以清晰的看到每一個方形元胞的具體形貌。圖4.2芯片版圖細節(jié)圖圖4.3為尚未覆蓋金屬連接的版圖細節(jié)，上下的源區(qū)，均設(shè)計有三層的保護環(huán)結(jié)構(gòu)。保護環(huán)為N+。防止邊緣擊穿。圖4.3尚未覆蓋金屬的芯片版圖對于環(huán)間距，兩個源所在區(qū)域的周圍有三個保護環(huán)，在整個芯片周圍也有三個保護環(huán)（黃色線條）。在確定外延層的情況下總是存在一組最佳值。使之剛好同時達到臨界擊穿電壓強度，此時可得到最高的耐壓，最終選則的環(huán)間距為6.0um。場限環(huán)的耐壓設(shè)計得高于元胞耐壓，這是希望擊穿不要首先發(fā)生在場限環(huán)區(qū)，因為場限環(huán)的面積相對元胞而言較小，更容易被大電流損毀。第5章結(jié)論5.1研究工作歸納與總結(jié)目前，中國電子器件的市場在正成為一個激烈競爭的市場，同時國內(nèi)從事器件科研工作的也越來越多，中國電子器件尤其是耐高壓功率器件的研究也將走入一個新的時期。通過本文設(shè)計的VDMOS雖然還有很多不足，比如在工藝模擬中本文主要針對閾值電壓和擊穿電壓進行模擬，要求完成設(shè)計指標，對于其他參數(shù)的設(shè)計仍有不足。在工藝仿真中的模型和工藝步驟，多參考于之前的工藝技術(shù)，不夠創(chuàng)新。但是本文全文研究，主要針對器件的工藝模擬和器件的參數(shù)仿真作為工作重點，通過不斷的修改工藝參數(shù)來實現(xiàn)設(shè)計指標，前期很多理論計算的參數(shù)不夠準確，在實際模擬中仍需要針對實驗?zāi)M進行多次修改。歷經(jīng)幾百次的模擬才使得設(shè)計的元胞基本滿足設(shè)計需求，但距離實際生產(chǎn)使用仍然有差距，需要投入更大的人力物力和精力進行更深入的研究。本文通過前期理論計算，到實驗?zāi)M，通過TCAD技術(shù)進行模擬工藝和仿真，設(shè)計好單胞，再通過計算出的單胞數(shù)量，將單胞并聯(lián)以及合理規(guī)劃布局芯片，設(shè)計芯片版圖以用來生產(chǎn)掩膜版進行制造芯片。本文研究包括VDMOS的終端場環(huán)的研究和靜電防護設(shè)計，但是由于其他各種原因，關(guān)于VDMOS芯片的封裝工藝，本文不予介紹。通過整個研究工作，完成了從器件設(shè)計，仿真到生產(chǎn)制造，再到終端設(shè)計的整個流程。5.2研究中遇到的問題本文在前期的工藝文件中，采用計算出的摻雜濃度和各個參數(shù)設(shè)計，但是卻發(fā)現(xiàn)在工藝設(shè)計中，VDMOS在摻雜中并未形成良好的PN結(jié)，使得器件無法實現(xiàn)正常參數(shù)，于是通過不斷的調(diào)試摻雜濃度的具體值來實現(xiàn)完成器件的工藝結(jié)構(gòu)。如圖5.1所示，左圖為失敗的工藝結(jié)構(gòu)圖，右圖為經(jīng)過多次修改后的。包括修改阱推的時間參數(shù)和退火的時間參數(shù)來完成優(yōu)化。對比兩個器件中的溝道，我們明顯的發(fā)現(xiàn)修改后的能夠滿足器件的基本要求。在仿真過程中，也遇到了不少棘手的問題，起初的時候閾值電壓為負值，通過不斷的修改摻雜濃度最終達到了2.6V滿足設(shè)計指標的參數(shù)要求，擊穿電壓也是通過多次的修改工藝摻雜濃度，才得到了滿足設(shè)計指標的器件元胞。通過不斷的不懈努力研究中，一方面對器件的研發(fā)設(shè)計生產(chǎn)流程有了更加完備的了解，另一方面對半導(dǎo)體工藝流程和工藝菜單文件有了很深的領(lǐng)悟。同時加深了對于