IC設(shè)計流程實現(xiàn)篇全定制設(shè)計

IC設(shè)計流程之實現(xiàn)篇——全定制設(shè)計要談IC設(shè)計的流程，第一得搞清楚IC和集成電路芯片從用途上能夠分為兩大類：

IC設(shè)計的分類。通用IC（如CPU、DRAM/SRAM、接口芯片等）和專用

IC（ASIC）（ApplicationSpecificIntegratedCircuit），ASIC是特定用途的IC。從構(gòu)造上能夠分為數(shù)字IC、模擬IC和數(shù)?；煜齀C三種，而SOC（SystemOnChip，附屬于數(shù)模混淆IC）則會成為IC設(shè)計的主流。從實現(xiàn)方法上IC設(shè)計又能夠分為三種，全定制（fullcustom）、半定制（Semi-custom）和鑒于可編程器件的IC設(shè)計。全定制設(shè)計方法是指鑒于晶體管級，全部器件和互連疆域都用手工生成的設(shè)計方法，這種方法比較合適大量量生產(chǎn)、要求集成度高、速度快、面積小、功耗低的通用IC或ASIC。鑒于門陣列（gate-array）和標(biāo)準(zhǔn)單元（standard-cell）的半定制設(shè)計因為其成本低、周期短、芯片利用率低而合適于小批量、速度快的芯片。最后一種IC設(shè)計方向，則是鑒于PLD或FPGA器件的IC設(shè)計模式，是一種“快速原型設(shè)計”，因其易用性和可編程性遇到對IC制造工藝不甚熟習(xí)的系統(tǒng)集成用戶的歡迎，最大的特點就是只要懂得硬件描繪語言就能夠使用EDA工具寫入芯片功能。從采納的工藝能夠分紅雙極型(bipolar)，MOS和其余的特別工藝。硅（Si）基半導(dǎo)體工藝中的雙極型器件因為功耗大、集成度相對低，在最近幾年隨亞微米深亞微米工藝的的快速發(fā)展，在速度上對MOS管已不具優(yōu)勢，因此很快被集成度高，功耗低、抗擾亂能力強的MOS管所代替。MOSFET工藝又可分為NMOS、PMOS和CMOS三種；其中CMOS工藝發(fā)展已經(jīng)十分紅熟，占有IC市場的絕大多半份額。GaAs器件因為其在高頻領(lǐng)域（能夠在0.35um下很輕松作到10GHz）如微波IC中的寬泛應(yīng)用，其特別的工藝也獲取了深入研究。而應(yīng)用于視頻收集領(lǐng)域的CCD傳感器固然也使用IC同樣的平面工藝，但其實現(xiàn)和標(biāo)準(zhǔn)半導(dǎo)體工藝有很大不一樣。在IC開發(fā)中，常常會依據(jù)項目的要求（Specifications）、經(jīng)費和EDA工具以及人力資源、并考慮代工廠的工藝實際，采納不一樣的實現(xiàn)方法。其實IC設(shè)計這個領(lǐng)域廣博精湛，所波及的知識工具領(lǐng)域很廣，本系列博文環(huán)繞EDA工具睜開，以實現(xiàn)方法的不同為主線，來介紹這三種不一樣的設(shè)計方法：全定制、半定制和鑒于FPGA的IC設(shè)計，這三種方法在EDA工具和流程上都有各自鮮亮的特點，經(jīng)過介紹這三種IC設(shè)計方法能夠讓大家對IC設(shè)計有個清楚的思路，也趁便介紹了此中波及到的大多半EDA工具，而且防止了讀者墮入IC領(lǐng)域的某些細(xì)節(jié)中而不可以一窺全貌之嫌。其實，不論是IC和ASIC，仍是I/O芯片、CPU芯片在EDA工具上的差別都不顯然，而且波及某些應(yīng)用領(lǐng)域的特定的知識，需要讀者具備必定的背景知識，不適適用來作為介紹IC的設(shè)計流程的入門級題材。全定制IC設(shè)計方法，是依據(jù)規(guī)定的功能與性能要求，先設(shè)計出知足功能的電路，而后對電路的布局與布線進行特意的優(yōu)化設(shè)計，以達到芯片的最正確性能。全定制IC設(shè)計的主要EDA工擁有Cadence的Virtuoso、Synopsys的CustomDesigner（CD）等，這兩款工具實質(zhì)上供應(yīng)一個集成設(shè)計環(huán)境，在這個環(huán)境里用戶能夠方便地配置和利用各家EDA的工具來達成各個設(shè)計階段的任務(wù)。第一來看一看它的設(shè)計基本流程（以下列圖）。圖11.定義設(shè)計規(guī)格（DesignSpecification）典型的設(shè)計規(guī)格書描繪了電路的功能（電流放大能力、信噪比、帶寬等），最大可允許的延時，以及其余的物理性能，如功耗等。往常設(shè)計規(guī)格書賜予電路設(shè)計者以較大的設(shè)計自由度：如選擇特定的電路拓?fù)錁?gòu)造，特定器件的地點，輸入輸出pin

角的地點，

MOSFET的寬長比等。下邊是一個一個全加器的規(guī)格說明書：-------0.8um

雙井

CMOS工藝“加法”“進位”的傳達延時小于

1.2ns“加法”“進位”的變換時間小于

1.2ns電路面積小于1500平方微米動向功耗<1mW（VDD=5V，fmax=20MHZ）-------繪制電路圖電路圖繪制工具稱為SchematicCapture（下列圖是Virtuoso中的Composer工具），能夠供應(yīng)門級和晶體管級的電路圖繪制功能，該步驟達成后能夠生成網(wǎng)表文件供電路仿真之用。需要說明的是，各產(chǎn)業(yè)生的Schematic文件不完全兼容，要從Synopsys的CD中讀入Virtuoso產(chǎn)生的電路圖仿佛有些困難。再有一點就是從網(wǎng)表反過來生成電路圖這一功能在這兩家的工具中都沒有被支持，有一個第三方工具

spicevison

有此功能，可能否能導(dǎo)入

Virtuoso

或CD中者不得而知，

spicevison這個工具的用途在于晶體管級的調(diào)試（比較網(wǎng)表和電路圖）

，不在于其生成的電路圖的通用性。圖2產(chǎn)生子電路或電路單元符號在有層次構(gòu)造（hierarchical）的電路中，使用用戶自定義的電路圖符號來取代整個子電路塊，有益于減少重復(fù)繪制這些屢次出現(xiàn)的子電路塊，使整個頂層的電路整齊而有序，防止出現(xiàn)一個一大片的扁平（flatten）的電路圖。如反相器INV，NOR和NADN等，在設(shè)計中一般都使用自定義的電路符號取代，這也是代工廠供應(yīng)PDK中常用的一個手法。4.電路仿真這一步將調(diào)用電路仿真器，如HSPICE、SPECTRE、ELDO等來實現(xiàn)電路的仿真，用以考證電路的各項電性指標(biāo)能否切合規(guī)格說明書。在集成設(shè)計環(huán)境頂用戶能夠經(jīng)過配置自由地選擇使用這些仿真器，如在VirtuosoADE（AnalogDesignEnvironment），能夠方便地使用HSPICE來仿真，自然前提是生成HSPICE格式的網(wǎng)表。在圖1中有一個迭代-循環(huán)的箭頭，說明這一步可能需要迭代，若仿真的結(jié)果不知足規(guī)格說明書，需要調(diào)整電路圖，而后再做仿真。這一步因為沒有寄生參數(shù)加入網(wǎng)表，往常叫做疆域前仿真（Pre-layoutsimulation）。此外，電路仿真需要代工廠供應(yīng)的元器件庫（代工廠一般以PDK包供應(yīng)給客戶，里面包括各樣器件的spice模型，technologyfile，Designrule等）5.生成疆域疆域的生成是至關(guān)重要的一環(huán)，是連結(jié)電路設(shè)計與芯片代工廠的一個橋梁，疆域不單反應(yīng)了電路圖的連結(jié)關(guān)系和各樣元器件規(guī)格，還反應(yīng)了芯片的制造過程和工藝（詳細(xì)將在另一篇博文中特意表達）。由電路圖Schematic到疆域繪制一般使用集成開發(fā)環(huán)境中的LayoutEditor。生成疆域有兩種門路，一是手工繪制而成（依據(jù)詳細(xì)的工藝文件-technologyfile），另一種是自動生成（詳細(xì)可參照VirtuosoLayout，Synopsys的ICWB）。生成的文件格式為GDSII

或

CIF，都是國際流行的標(biāo)準(zhǔn)格式。6.DRC檢查DRC——DesignRuleCheck，疆域生成達成后，還需要進行“設(shè)計規(guī)則檢查”，這是一些由特定的制造工藝水平確定的規(guī)則，如poly-polycontact的最小間距，metal-metal的最小間距和metal的最大寬度等等。這些規(guī)則表現(xiàn)了芯片制造的“良率（即合格率）”和芯片性能的折衷。（圖3顯示出有兩處違犯DRC，都是metal的寬度超出設(shè)計規(guī)則要求）EDA工擁有CadenceVirtuosoiDRC、Dracula（這是一個獨立的疆域考證工具，擁有等多種功能），Synopsys的Hercules（DRC、LVS檢查）。圖3

DRC/ERC、LVS、寄生參數(shù)提取寄生參數(shù)提取當(dāng)疆域的DRC達成以后，需要提取該電路的寄生參數(shù)以用來比較精準(zhǔn)地模擬現(xiàn)實芯片的工作情況，寄生參數(shù)包含寄生電阻和寄生電容，在高頻電路設(shè)計中還需要提取寄生的電感。EDA工具主要有StarRC，Calibre，Dracula等。這些寄生參數(shù)一般都簡化成一個或多個lumpedR/C/L，“插入”相應(yīng)的電路節(jié)點處，一般都是與電壓沒關(guān)的線性無源器件。這樣經(jīng)過寄生參數(shù)提取后生成的網(wǎng)表文件，被稱為“post-layoutnetlist”。8.LVS檢查Layout-versus-Schematic(LVS)Check，LVS將比較本來的電路圖的“拓?fù)渚W(wǎng)絡(luò)”與從疆域提拿出來的拓?fù)錁?gòu)造，并證明兩者是完好等價的。LVS供應(yīng)了另一個層次的檢查以保證設(shè)計的完好性和靠譜性——這個疆域是本來設(shè)計的物理實現(xiàn)。LVS只好保證電路的拓?fù)錁?gòu)造是一致的，其實不可以保證最后電路的電學(xué)性能必定知足設(shè)計規(guī)格書。典型的LVS錯誤為，兩個晶體管的不妥連結(jié)關(guān)系，或遺漏的連線等。后仿真能夠從圖1看到，在DRC和LVS這兩步上都有返回layout的迭代，說明若要設(shè)計流程成功進行到“post-layoutsimulation”即后仿真這一階段，需要消除全部DRC和LVS的錯誤信息。后仿真的輸入是包括原始電路信息以及寄生信息的網(wǎng)表，是最靠近真切電路的網(wǎng)表文件。經(jīng)過“后仿真”，能夠獲取該設(shè)計完好真切的性能：延時、功耗、邏輯功能、時序信息等信息，這一過程也是考證整個設(shè)計能否成功的“最后一關(guān)”，若不知足規(guī)格說明書要求則需要從頭來過——從調(diào)整Schematic開始從頭走完新一輪的設(shè)計流程。與pre-layout仿真（第4步）不一樣的是，HSPICE或SPECTRE的輸入文件除了原始網(wǎng)表外，還須要一些寄生參數(shù)的文件（如spf、spef），這一種電路仿真又稱“back-annotationsimulation”（詳細(xì)拜見HSPICE用戶手冊）。評論與說明以上的9個步驟只好保證該設(shè)計在simulation的角度是經(jīng)過“考證了的”，其實不保證制造出來的電路必定和simulation出來的結(jié)果一致，因此在大規(guī)模投放代工廠制造（又稱“流片”）以前，還需要經(jīng)過一些小批量的“試流片”，這叫做“硅考證”（siliconverification）。經(jīng)過硅考證后的設(shè)計才是真切成功的設(shè)計，我們常常聽聞的“硬IP”就是指這一類經(jīng)過硅考證過的成功的設(shè)計，“軟IP”往常指的是不過經(jīng)過以上9步的EDA工具考證的設(shè)計。此外，與下一篇博文將要介紹的半定制IC設(shè)計流程對比，全定制設(shè)計缺乏“綜合（synthesis）、布局布線（placeandroute）”等步，說明全定制設(shè)計不行能或許很困難實現(xiàn)綜合和自動布局布線，歷史上以前有好多企業(yè)致力于此，但都中道崩殂。當(dāng)前的EDA設(shè)計流程好多步驟要靠手工操作，這就需要好多的技巧和設(shè)計經(jīng)驗。其次，全定制設(shè)計的電路是一些規(guī)模比較小，需要特別好的性能，而且重復(fù)利用率很高的“重點電路模塊”，好多是模擬電路，或數(shù)?；煜娐?，因為其設(shè)計過程復(fù)雜而對設(shè)計者的經(jīng)驗要求甚高，被業(yè)界稱之為“藝術(shù)等級電路設(shè)計”。還有一點需要說明，全定制IC設(shè)計不等于模擬電路設(shè)計，只管該設(shè)計中一