基于DSP的視頻采集系統(tǒng)的設(shè)計

山東建筑大學課程設(shè)計說明書題目：基于DSP的網(wǎng)絡通信系統(tǒng)的設(shè)計課程：DSP原理及應用課程設(shè)計院（部）：信息與電氣工程學院專業(yè)：電子信息工程班級：電信071學生姓名：學號：指導教師：張君捧完成日期：2010年7月目錄摘要 II1設(shè)計目的與要求 12設(shè)計內(nèi)容 22.1理論依據(jù) 22.2方案設(shè)計 22.2.1視頻信號采集系統(tǒng)特性 32.2.2圖象采集系統(tǒng)設(shè)計 42.2.3系統(tǒng)仿真 42.3器件選型 62.4系統(tǒng)設(shè)計 10總結(jié)與致謝 11參考文獻 12附錄 13

摘要網(wǎng)絡通信系統(tǒng)（CNS）是樓內(nèi)的語音、數(shù)據(jù)、圖像傳輸?shù)幕A(chǔ)，同時與外部通信網(wǎng)絡（如公用電話網(wǎng)、綜合業(yè)務數(shù)字網(wǎng)、計算機互連網(wǎng)、數(shù)據(jù)通信網(wǎng)及衛(wèi)星通信網(wǎng)等）相連，確保信息暢通。CNS應能為建筑物或建筑群的擁有者（管理者）及建筑物內(nèi)的各個使用者提供有效的信息服務。CNS應能對來自建筑物或建筑群內(nèi)外的各種信息予以接收、存貯、處理、交換、傳輸并提供決策支持的能力。CNS提供的各類業(yè)務及其業(yè)務接口，應能通過建筑物內(nèi)布線系統(tǒng)引至各個用戶終端。。（這段是介紹設(shè)計背景，或者是對設(shè)計的總體描述）本設(shè)計做作的是一個基于DSP的視頻采集系統(tǒng)?？紤]到高速實時處理及實用化兩方面的具體要求，需要開發(fā)一種具有高速、高集成度等特點的視頻圖象信號采集系統(tǒng)，為此系統(tǒng)采用專用視頻解碼芯片和復雜可編程邏輯器件(CPLD)構(gòu)成前端圖象采集部分。以CPLD器件作為控制單元和外圍接口，以FIFO為緩存結(jié)構(gòu)，能夠有效地實現(xiàn)視頻信號的采集與讀取的高速并行，具有整體電路簡單、可靠性高、集成度高、接口方便等優(yōu)點（下面開始寫你在本設(shè)計中做作的工作，如設(shè)計了什么硬件，軟件等。）關(guān)鍵詞：CPLD；DSP；視頻采集；TI1設(shè)計目的與要求數(shù)字圖象處理技術(shù)在電子通信與信息處理領(lǐng)域得到了廣泛的應用，設(shè)計一種功能靈活、使用方便、便于嵌入到系統(tǒng)中的視頻信號采集電路具有重要的實用意義。在當前競爭如此激烈的社會，掌握以一技之能十分重要，對我所學的專業(yè)，ＤＳＰ是十分重要的一部分，學好DSP將會對我的將來的深造與就業(yè)都會有十分大的幫助，因此，以這次的課程設(shè)計為引導，在設(shè)計中不斷學習，通過不同途徑，初步掌握DSP的各項性能，熟悉其設(shè)計原理，了然于心，對將來會有很大的幫助本課程設(shè)計要求：輸入信號為1路AV視頻信號，要求系統(tǒng)能對1路輸入信號進行實時采集、數(shù)字化處理、壓縮、存儲，要保證一定的錄像質(zhì)量。

2設(shè)計內(nèi)容2.1理論依據(jù)數(shù)字圖像處理中，由于數(shù)據(jù)量大、算法難度高，因此實時性成為技術(shù)難點之一。如果采用專用電路實現(xiàn)，雖然實時性得到保證，但系統(tǒng)的靈活度大大降低。因此，尋求一種高速通用數(shù)字信號處理系統(tǒng)成為當務之急。II公司推出的TMS320DM642(以下簡稱DM642)型數(shù)字信號處理器可實時處理4路模擬視頻和音頻輸入、l路模擬/數(shù)字視頻和1路模擬音頻信號輸出，適應PAL/NTSC標準復合視頻CVBS或分量視頻Y/C格式的模擬信號輸入，可適應PAL/NTSC標準S端子或數(shù)字RGB模擬/數(shù)字信號輸出，可適應標準麥克風或立體聲音頻模擬輸入及標準立體聲音頻模擬輸出，具有對多路采集數(shù)據(jù)進行實時處理和分析的功能，可實現(xiàn)數(shù)據(jù)和圖像疊加顯示。設(shè)計的基于DSP(數(shù)字信號處理器)的數(shù)字視頻采集及處理系統(tǒng)，主要就系統(tǒng)的硬件電路設(shè)計及軟件編制進行詳細闡述。本系統(tǒng)的功能是把CCD攝像頭采集到的模擬視頻信號轉(zhuǎn)化成數(shù)字視頻信號，然后對數(shù)字視頻信號根據(jù)需要進行處理，處理后的結(jié)果通過通信模塊輸送給需要它的諸如機器人等設(shè)備。硬件系統(tǒng)分為數(shù)據(jù)處理、視頻I／O、通信和邏輯功能幾個模塊，本論文對這幾個模塊進行了詳細闡述，著重討論了各個模塊之間的接口的實現(xiàn)。在系統(tǒng)的電路設(shè)計中采用TI公司的DSP作為數(shù)據(jù)采集的控制器和數(shù)字信號的處理器，視頻I／O模塊完成視頻信號的模／數(shù)轉(zhuǎn)換和數(shù)／模轉(zhuǎn)換，通訊模塊利用總線完成本系統(tǒng)與其他設(shè)備的通信，邏輯功能模塊利用可編程邏輯器件CPLD完成整個系統(tǒng)的邏輯接口功能。軟件主要分為采集和處理兩部分，論文中詳細地介紹了這兩個部分的工作過程和軟件功能的實現(xiàn)，給出了程序設(shè)計的流程。2.2方案設(shè)計整個系統(tǒng)分為兩部分，分別是圖象采集系統(tǒng)和基于DSP主系統(tǒng)。前者是一個基于SAA7110A/SAA7110視頻解碼芯片，由復雜可編程邏輯芯片CPLD實現(xiàn)精確采樣的高速視頻采集系統(tǒng)；后者是通用數(shù)字信號處理系統(tǒng)，它主要包括：64KWORD程序存儲器、64KWORD數(shù)據(jù)存儲器、DSP、時鐘產(chǎn)生電路、串行接口及相應的電平轉(zhuǎn)換電路等。系統(tǒng)的工作流程是，首先由圖象采集系統(tǒng)按QCIF格式精確采集指定區(qū)域的視頻圖象數(shù)據(jù)，暫存于幀存儲器FIFO中；由DSP將暫存于FIFO中的數(shù)據(jù)讀入DSP的數(shù)據(jù)存儲器中，與原先的幾幀圖象數(shù)據(jù)一起進行基于H.263的視頻數(shù)據(jù)壓縮；然后由DSP將壓縮后的視頻數(shù)據(jù)平滑地從串行接口輸出，由普通MODEM或ADSLMODEM傳送到遠端的監(jiān)控中心，監(jiān)控中心的PC機收到數(shù)據(jù)后進行相應的解碼，并將還原后的視頻圖象進行顯示或進行基于WEB的廣播。2.2.1視頻信號采集系統(tǒng)特性視頻信號采集系統(tǒng)是高速數(shù)據(jù)采集系統(tǒng)的一個特例。過去的視頻信號采集系統(tǒng)采用小規(guī)模數(shù)字和模擬器件，來實現(xiàn)高速運算放大、同步信號分離、亮度/色度信號分離、高速A/D變換、鎖相環(huán)、時序邏輯控制等電路的功能。但由于系統(tǒng)的采樣頻率和工作時鐘高達數(shù)十兆赫茲，且器件集成度低，布線復雜，級間和器件間耦合干擾大，因此開發(fā)和調(diào)試都十分困難；另一方面，為達到精確采樣的目的，采樣時鐘需要和輸人的視頻信號構(gòu)成同步關(guān)系，因而，利用分離出來的同步信號和系統(tǒng)采樣時鐘進行鎖相，產(chǎn)生精確同步的采樣時鐘，成為設(shè)計和調(diào)試過程中的另一個難點。同時，通過實現(xiàn)亮度、色度、對比度、視頻前級放大增益的可編程控制，達到視頻信號采集的智能化，又是以往系統(tǒng)難以完成的。關(guān)于這一點，在系統(tǒng)初期開發(fā)過程中已有深切體會[1]?；谝陨峡紤]，本系統(tǒng)采用了SAA7110A作為視頻監(jiān)控系統(tǒng)的輸入前端視頻采樣處理器。2.2.2圖象采集系統(tǒng)設(shè)計SAA7110/SAA7110A是高集成度、功能完善的大規(guī)模視頻解碼集成電路[2]。它采用PLCC68封裝，內(nèi)部集成了視頻信號采樣所需的2個8bit模/數(shù)轉(zhuǎn)換器，時鐘產(chǎn)生電路和亮度、對比度、飽和度控制等外圍電路，用它來替代原來的分立電路，極大地減小系統(tǒng)設(shè)計的工作量，并通過內(nèi)置的大量功能電路和控制寄存器來實現(xiàn)功能的靈活配置。SAA7110/SAA7110A可應用的范圍包括桌面視頻、多媒體、數(shù)字電視機、圖象處理、可視電話、視頻圖象采集系統(tǒng)等領(lǐng)域。SAA7110/SAA7110A的控制總線接口為I2C總線。SAA7110/SAA7110A作為I2C總線的從器件，根據(jù)SA管腳的電平，器件的讀寫地址可以分別設(shè)置為9CH/9DH(W/R，SA=0)或9DH／9FH(W/R，SA=1)。其內(nèi)部共計47個寄存器，分別控制解碼器(00H～19H)和視頻接口(20H～34H)。通過I2C總線讀、寫片內(nèi)的上述寄存器，可以完成輸入通道選擇、電平箝位和增益控制、亮度、色度和飽和度控制等功能。但是，有一個問題必須解決，那就是DSP芯片沒有內(nèi)置I2C總線接口，為此，本系統(tǒng)提出并采用了對DSP芯片的兩個可編程I/O引腳進行軟件仿真來實現(xiàn)I2C總線控制的方法。由于受C2000程序存儲空間最大僅有64KB的限制，為了減小I2C總線控制仿真軟件的規(guī)模，仿真軟件全部用匯編語言完成，因而給本系統(tǒng)的設(shè)計帶來了相當?shù)碾y度和工作量。

2.2.3系統(tǒng)仿真在實時系統(tǒng)的設(shè)計中，同步與精確采樣是兩個至關(guān)重要的問題，它們直接關(guān)系到系統(tǒng)設(shè)計的成敗。由于SAA7110A輸出的兩個時鐘信號LCC和LCC2與采樣時鐘和數(shù)據(jù)輸出時鐘同步，因而可以作為采樣數(shù)據(jù)接口控制子系統(tǒng)中數(shù)據(jù)存儲控制的時鐘和完成各種功能的同步時鐘，系統(tǒng)不需要再生成或采用另外的時鐘信號，從而避免了外部時鐘、采樣時鐘和視頻信號相互間的同步和鎖相問題，既保證了整個系統(tǒng)的同步，又極大地降低了系統(tǒng)設(shè)計的復雜度。由SAA7110A輸出的行有效信號HREF、行同步信號HS、場同步信號VS、奇偶場信號ODD，以及系統(tǒng)采樣時鐘LCC和二分之一分頻時鐘LCC2等經(jīng)過處理，可以獲得當前采樣位置信息，并與產(chǎn)生幀存儲器地址、片選和寫控制信號一起實現(xiàn)采樣的時間、空間位置和精度的要求。根據(jù)DSP芯片的讀時序(如圖2所示)、寫時序、SAA7110A芯片HREF信號時序、Vertical信號時序(如圖3所示)和Horizontal信號時序的要求，按照采集QCIF(176×144)格式圖象的需要，設(shè)計了CPLD精確采樣的時序邏輯(如圖4所示)。

2.3器件選型DSP（digitalsignalprocessor）是一種獨特的微處理器，是以數(shù)字信號來處理大量信息的器件。其工作原理是接收模擬信號，轉(zhuǎn)換為0或1的數(shù)字信號，再對數(shù)字信號進行修改、刪除、強化，并在其他系統(tǒng)芯片中把數(shù)字數(shù)據(jù)解譯回模擬數(shù)據(jù)或?qū)嶋H環(huán)境格式。它不僅具有可編程性，而且其實時運行速度可達每秒數(shù)以千萬條復雜指令程序，遠遠超過通用微處理器，是數(shù)字化電子世界中日益重要的電腦芯片。它的強大數(shù)據(jù)處理能力和高運行速度，是最值得稱道的兩大特色。這里采用的是TMS320c67131CPLD(ComplexProgrammableLogicDevice)復雜可編程邏輯器件，是從PAL和GAL器件發(fā)展出來的器件，相對而言規(guī)模大，結(jié)構(gòu)復雜，屬于大規(guī)模集成電路范圍。是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計方法是借助集成開發(fā)軟件平臺，用原理圖、硬件描述語言等方法，生成相應的目標文件，通過下載電纜（“在系統(tǒng)”編程）將代碼傳送到目標芯片中，實現(xiàn)設(shè)計的數(shù)字系統(tǒng)。CPLD主要是由可編程邏輯宏單元(MC，MacroCell)圍繞中心的可編程互連矩陣單元組成。其中MC結(jié)構(gòu)較復雜，并具有復雜的I/O單元互連結(jié)構(gòu)，可由用戶根據(jù)需要生成特定的電路結(jié)構(gòu)，完成一定的功能。由于CPLD內(nèi)部采用固定長度的金屬線進行各邏輯塊的互連，所以設(shè)計的邏輯電路具有時間可預測性，避免了分段式互連結(jié)構(gòu)時序不完全預測的缺點。這里采用的是XC98108-7PC84SAA7110/SAA7110A是高集成度、功能完善的大規(guī)模視頻解碼集成電路[2]。它采用PLCC68封裝，內(nèi)部集成了視頻信號采樣所需的2個8bit模/數(shù)轉(zhuǎn)換器，時鐘產(chǎn)生電路和亮度、對比度、飽和度控制等外圍電路，用它來替代原來的分立電路，極大地減小系統(tǒng)設(shè)計的工作量，并通過內(nèi)置的大量功能電路和控制寄存器來實現(xiàn)功能的靈活配置。JTAG仿真器也稱為JTAG調(diào)試器，是通過ARM芯片的JTAG邊界掃描口進行調(diào)試的設(shè)備。JTAG仿真器比較便宜，連接比較方便，通過現(xiàn)有的JTAG邊界掃描口與ARMCPU核通信，屬于完全非插入式(即不使用片上資源)調(diào)試，它無需目標存儲器，不占用目標系統(tǒng)的任何端口，而這些是駐留監(jiān)控軟件所必需的。另外，由于JTAG調(diào)試的目標程序是在目標板上執(zhí)行，仿真更接近于目標硬件，因此，許多接口問題，如高頻操作限制、AC和DC參數(shù)不匹配，電線長度的限制等被最小化了。使用集成開發(fā)環(huán)境配合JTAG仿真器進行開發(fā)是目前采用最多的一種調(diào)試方式。FIFO是英文FirstInFirstOut的縮寫，是一種先進先出的數(shù)據(jù)緩存器，他與普通存儲器的區(qū)別是沒有外部讀寫地址線，這樣使用起來非常簡單，但缺點就是只能順序?qū)懭霐?shù)據(jù)，順序的讀出數(shù)據(jù)，其數(shù)據(jù)地址由內(nèi)部讀寫指針自動加1完成，不能像普通存儲器那樣可以由地址線決定讀取或?qū)懭肽硞€指定的地址。這里用IDT7023555定時器是一種模擬和數(shù)字功能相結(jié)合的中規(guī)模集成器件。555定時器成本低，性能可靠，只需要外接幾個電阻、電容，就可以實現(xiàn)多諧振蕩器、單穩(wěn)態(tài)觸發(fā)器及施密特觸發(fā)器等脈沖產(chǎn)生與變換電路。555定時器的功能主要由兩個比較器決定。兩個比較器的輸出電壓控制RS觸發(fā)器和放電管的狀態(tài)。2.4系統(tǒng)設(shè)計見附錄圖總結(jié)與致謝本次設(shè)計的系統(tǒng)采用較為先進的芯片，通過嚴格的設(shè)計，使得原來非常復雜的電路設(shè)計得到了極大的簡化，整個系統(tǒng)的設(shè)計增加柔韌性，易于理解與操作。但同時存在一些不足，對芯片的一些隱藏的功能沒有最大利用。通過本次課程設(shè)計，使我對DSP的設(shè)計與使用有了更深的認識，鞏固了我在《DSP原理及應》課程中所學的基本理論知識和實驗技能，使我對《基于DSP的視頻采集系