電子科技大學(xué)23春“電子信息工程”《EDA技術(shù)》綜合作業(yè)考核附答案

長(zhǎng)風(fēng)破浪會(huì)有時(shí)，直掛云帆濟(jì)滄海。電子科技大學(xué)23春“電子信息工程”《EDA技術(shù)》綜合作業(yè)考核附答案（圖片大小可自由調(diào)整）第1卷一.綜合考核(共10題)1.VHDL語(yǔ)言共支持四種常用庫(kù)，其中()庫(kù)是用戶(hù)的VHDL設(shè)計(jì)現(xiàn)行工作庫(kù)。A.IEEEB.WORKC.VITALD.STD2.綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過(guò)程;在下面對(duì)綜合的描述中，()是錯(cuò)誤的。A.綜合就是將電路的高級(jí)語(yǔ)言轉(zhuǎn)化成低級(jí)的，可與FPGA/CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件B.為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱(chēng)為綜合約束C.綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過(guò)程，并且這種映射關(guān)系不是唯一的D.綜合是純軟件的轉(zhuǎn)換過(guò)程，與器件硬件結(jié)構(gòu)無(wú)關(guān)3.使用QuartusⅡ工具團(tuán)建修改設(shè)計(jì)元件符號(hào)，應(yīng)采用()方式。A.圖形編輯B.文本編輯C.符號(hào)編輯D.波形編輯4.在VHDL中，結(jié)構(gòu)體內(nèi)部是由()語(yǔ)句組成的。A.順序B.并行C.順序和并行D.任何5.順序語(yǔ)句中的轉(zhuǎn)向控制語(yǔ)句包括()。A.if語(yǔ)句、case語(yǔ)句、return語(yǔ)句、Exit語(yǔ)句B.if語(yǔ)句、case語(yǔ)句、Loop語(yǔ)句、Next語(yǔ)句、Exit語(yǔ)句C.if語(yǔ)句、case語(yǔ)句、Loop語(yǔ)句、return語(yǔ)句D.case語(yǔ)句、Loop語(yǔ)句、Next語(yǔ)句、null語(yǔ)句6.MAXPLUS的文本文件類(lèi)型是(后綴名)是()。A.*.scfB.*.vhdC.*.gdfD.*.sof7.ASIC的正確含義是()。A.專(zhuān)用電路B.集成電路C.專(zhuān)用集成電路D.特定集成電路8.假設(shè)變量初值為：a=2，b=4，則以下程序執(zhí)行后，a和b的值分別為()architecturertlofexampleisbeginprocessvariablea，b：std_logic;begina:=b;b:=a;endprocess;endrtl。A.2，2B.2，4C.4，2D.4，49.MAX+PLUSII的設(shè)計(jì)文件不能直接保存在()。A.工程目錄B.文件夾C.根目錄D.U盤(pán)10.關(guān)于數(shù)組A的定義如下signalAbit_vector7downto0;那么，A“00110101”，A6downto5=()。A.00B.10C.01D.11第1卷參考答案一.綜合考核1.參考答案：B2.參考答案：D3.參