EDA試驗(yàn)報(bào)告（包含多個(gè)試驗(yàn)）

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海南大學(xué)

EDA試驗(yàn)報(bào)告

學(xué)院：信息科學(xué)與技術(shù)學(xué)院專業(yè)班級(jí)：09理科試驗(yàn)班課程：EDA任課教師：劉文進(jìn)姓名：鐘智翔學(xué)號(hào)：20231613310087

1EDA試驗(yàn)報(bào)告

試驗(yàn)一MAX–plusII及開發(fā)系統(tǒng)使用

一、試驗(yàn)?zāi)康?/p>

1、熟悉利用MAX-plusⅡ的原理圖輸入方法設(shè)計(jì)簡(jiǎn)單的組合電路2、把握層次化設(shè)計(jì)的方法

3、熟悉DXT-BⅢ型EDA試驗(yàn)開發(fā)系統(tǒng)的使用二、主要試驗(yàn)設(shè)備

PC機(jī)一臺(tái)（中檔以上配置），DXT-B3EDA試驗(yàn)系統(tǒng)一臺(tái)。三、試驗(yàn)原理

數(shù)字系統(tǒng)設(shè)計(jì)系列試驗(yàn)是建立在數(shù)字電路基礎(chǔ)上的一個(gè)更高層次的設(shè)計(jì)性試驗(yàn)。它是借助可編程規(guī)律器件（PLD），采用在系統(tǒng)可編程技術(shù)（ISP），利用電子設(shè)計(jì)自動(dòng)化軟件（EDA），在計(jì)算機(jī)（PC）平臺(tái)上進(jìn)行的。

4位全加器設(shè)計(jì)

一個(gè)4位全加器可以由4個(gè)1位全加器構(gòu)成，如圖1.1所示，1位的全加器串行聯(lián)接可以實(shí)現(xiàn)4位的二進(jìn)制全加器。

圖1.14位全加器電路原理圖

1位全加器可以由兩個(gè)半加器和一個(gè)或門構(gòu)成，如圖1.2所示。

圖1.2全加器電路原理圖

2EDA試驗(yàn)報(bào)告

1位半加器可以由與、或、非等基本門構(gòu)成，如圖1.3所示。

圖1.3半加器電路原理圖

根據(jù)試驗(yàn)原理中，采用層次法設(shè)計(jì)一個(gè)4位全加器。

四、試驗(yàn)步驟

1、如圖1.3所示，利用MAX-plusⅡ中的圖形編輯器設(shè)計(jì)一半加器，進(jìn)行編譯、仿真，并將其設(shè)置成為一元件（可根據(jù)需要對(duì)元件符號(hào)進(jìn)行調(diào)整）。

注意：編譯之前必需將文件設(shè)為當(dāng)前文件。

2、建立一個(gè)更高得原理圖設(shè)計(jì)層次，如圖1.2所示，利用前面生成的半加器元件設(shè)計(jì)一全加器，進(jìn)行編譯、仿真，并將其設(shè)置成為一元件（可根據(jù)需要對(duì)元件符號(hào)進(jìn)行調(diào)整）。

3、再建立一個(gè)更高得原理圖設(shè)計(jì)層次，如圖1.1所示，利用前面生成的半加器元件設(shè)計(jì)一全加器，進(jìn)行編譯、仿真。

五、試驗(yàn)報(bào)告要求：

詳細(xì)描述4位全加器的設(shè)計(jì)過(guò)程，給出各層的電路原理圖、元件圖（原理圖）以及對(duì)應(yīng)的仿真波形；給出加法器的延時(shí)狀況；最終給出硬件測(cè)試的流程和結(jié)果。

1)半加器圖

半加器仿真圖

3EDA試驗(yàn)報(bào)告

2)全加器圖

全加器仿真圖

3)四位全加器

仿真圖

4EDA試驗(yàn)報(bào)告

試驗(yàn)二十進(jìn)制計(jì)數(shù)器

一、試驗(yàn)?zāi)康?/p>

學(xué)習(xí)時(shí)序電路的設(shè)計(jì)、仿真和硬件測(cè)試，進(jìn)一步熟悉VHDL設(shè)計(jì)技術(shù)。

二、試驗(yàn)原理

圖2.1含計(jì)數(shù)使能、異步復(fù)位和計(jì)數(shù)值并行預(yù)置