aspnetweb程序設(shè)計(jì)第三章ASPNET組件對(duì)象

aspnetweb程序設(shè)計(jì)第三章ASPNET組件對(duì)象第一頁(yè)，共33頁(yè)。數(shù)字系統(tǒng)的硬件實(shí)現(xiàn)早期集成電路除了處理器、存儲(chǔ)器，就是系列化、標(biāo)準(zhǔn)化產(chǎn)品，如74系列的數(shù)字集成電路。微處理器：CPU、MPU、DSP應(yīng)用系統(tǒng)設(shè)計(jì)者利用不同的集成塊，在PCB板上搭建面向某一應(yīng)用的電路或系統(tǒng)。1.4ASIC與FPGA第二頁(yè)，共33頁(yè)。ASIC(1)80年代中期以后，IC工藝與設(shè)計(jì)技術(shù)的發(fā)展水平已使人們可以在單芯片上實(shí)現(xiàn)相當(dāng)規(guī)模與復(fù)雜功能的電路，ASIC的概念應(yīng)運(yùn)而生：把本需要多個(gè)中小規(guī)模集成塊完成的某一電路功能集成到一個(gè)芯片上去實(shí)現(xiàn)，這就是ASIC：ApplicationSpecifiedIntegratedCircuit。1.4ASIC與FPGA第三頁(yè)，共33頁(yè)。ASIC(2)ASIC一般是面向特定應(yīng)用領(lǐng)域的IC，如音/視頻編解碼芯片、網(wǎng)絡(luò)通信芯片、LCD顯示驅(qū)動(dòng)芯片等。為了加快ASIC產(chǎn)品的開(kāi)發(fā)速度，更快地滿足市場(chǎng)需求，ASIC的設(shè)計(jì)采取了不同的模式：

門(mén)陣列(GateArray)

半定制

ASIC

標(biāo)準(zhǔn)單元(StandardCell)

全定制半定制是在預(yù)定設(shè)計(jì)前提下受約束的設(shè)計(jì)，目的是為了簡(jiǎn)化設(shè)計(jì)流程，以犧牲芯片性能為代價(jià)來(lái)縮短開(kāi)發(fā)時(shí)間。1.4ASIC與FPGA第四頁(yè)，共33頁(yè)。門(mén)陣列設(shè)計(jì)門(mén)陣列是預(yù)先設(shè)計(jì)生產(chǎn)好的由基本邏輯門(mén)組成的陣列，只需根據(jù)不同電路設(shè)計(jì)制作互連線，即得到最后電路。IO焊盤(pán)塊單元行單元布線區(qū)1.4ASIC與FPGA第五頁(yè)，共33頁(yè)。門(mén)陣列基本單元門(mén)陣列是在一個(gè)芯片上把門(mén)電路排成陣列形式，門(mén)電路的構(gòu)成是兩對(duì)或三對(duì)共柵或不共柵的P型晶體管和N型晶體管，稱為基本單元。共柵四管單元電路及其版圖

不共柵四管單元電路及版圖1.4ASIC與FPGA第六頁(yè)，共33頁(yè)。標(biāo)準(zhǔn)單元設(shè)計(jì)標(biāo)準(zhǔn)單元是預(yù)先設(shè)計(jì)好“標(biāo)準(zhǔn)”(單元高度一致)的常用邏輯功能單元庫(kù)，需要時(shí)從庫(kù)中調(diào)用這些單元，經(jīng)自動(dòng)布局布線，得到電路版圖。需要全套掩膜版，芯片利用率高。

宏單元1.4ASIC與FPGA功能模塊第七頁(yè)，共33頁(yè)。全定制ASIC設(shè)計(jì)全定制是整個(gè)電路從最基本單元電路開(kāi)始設(shè)計(jì)，設(shè)計(jì)師要定義芯片上所有晶體管的幾何圖形，可使每個(gè)器件都達(dá)到最優(yōu)?？梢垣@得最優(yōu)的電路性能，即面積利用率高、速度快、功耗低。缺點(diǎn)是開(kāi)發(fā)周期長(zhǎng)，費(fèi)用高，只適合大批量產(chǎn)品與模擬電路的設(shè)計(jì)開(kāi)發(fā)。1.4ASIC與FPGA第八頁(yè)，共33頁(yè)。SOC隨著集成度的提高與EDA的發(fā)展，ASIC發(fā)展到了SOC：SystemOnChip1.4ASIC與FPGA第九頁(yè)，共33頁(yè)。System-on-a-Chip

ProcessorMemoryExternalMemoryInterfaceIPBusMasterUARTWirelessBridgeUSB1.4ASIC與FPGA第十頁(yè)，共33頁(yè)?？删幊踢壿嬈骷删幊踢壿嬈骷?ProgrammableLogicDevice，PLD)是在ASIC基礎(chǔ)上發(fā)展起來(lái)的一種可編程邏輯IC，是當(dāng)前數(shù)字系統(tǒng)實(shí)現(xiàn)的重要硬件平臺(tái)。這是一種制造時(shí)無(wú)明確功能，而由用戶應(yīng)用時(shí)通過(guò)軟件編程來(lái)決定功能的數(shù)字IC，使硬件設(shè)計(jì)工作成為軟件開(kāi)發(fā)工作。有些PLD可反復(fù)擦除，并進(jìn)行在線編程，在修改和升級(jí)PLD時(shí)，不需改變PCB電路板，只是在計(jì)算機(jī)上修改和更新程序，縮短了設(shè)計(jì)周期，提高了實(shí)現(xiàn)的靈活性。1.4ASIC與FPGA第十一頁(yè)，共33頁(yè)。編程工藝按編程工藝可將PLD分為四類：熔絲（Fuse）和反熔絲（Antifuse）編程器件可擦除的可編程只讀存儲(chǔ)器（EPROM）電可擦除的可編程只讀存儲(chǔ)器（EEPROM）SRAM編程器件（如：FPGA）前3類為非易失性器件，編程后，配置數(shù)據(jù)保留在器件上；第4類為易失性器件，掉電后配置數(shù)據(jù)會(huì)丟失，每次上電后要重新進(jìn)行數(shù)據(jù)配置。1.4ASIC與FPGA第十二頁(yè)，共33頁(yè)。熔絲連接技術(shù)ab邏輯1&ab邏輯1&

未編程結(jié)構(gòu)編程結(jié)構(gòu)1.4ASIC與FPGA第十三頁(yè)，共33頁(yè)。反熔絲連接技術(shù)ab邏輯1&ab邏輯1&

未編程結(jié)構(gòu)編程結(jié)構(gòu)1.4ASIC與FPGA第十四頁(yè)，共33頁(yè)。可擦除編程可擦除編程用一種特殊的浮柵MOS管代替熔絲。在漏、源極間加高電壓，同時(shí)在控制柵g上加高壓正脈沖，可在浮置柵上注入負(fù)電荷，使單元管開(kāi)啟電壓升高，控制柵在正常電壓作用下，管子仍處于截止。1.4ASIC與FPGA第十五頁(yè)，共33頁(yè)。SRAM編程1.4ASIC與FPGA第十六頁(yè)，共33頁(yè)?？删幊踢壿嬈骷l(fā)展可編程邏輯器件，經(jīng)歷了PAL、GAL、CPLD、FPGA幾個(gè)發(fā)展階段，其中CPLD/FPGA屬高密度可編程邏輯器件，是目前主要應(yīng)用的PLD。它既有ASIC面向特定應(yīng)用的優(yōu)點(diǎn)，但又無(wú)須經(jīng)過(guò)掩膜生產(chǎn)，特別適合于樣品研制或小批量產(chǎn)品開(kāi)發(fā)，使產(chǎn)品能以最快的速度上市，而當(dāng)市場(chǎng)擴(kuò)大時(shí)，它可以很容易地轉(zhuǎn)由掩膜ASIC實(shí)現(xiàn)，使開(kāi)發(fā)風(fēng)險(xiǎn)也大為降低。1.4ASIC與FPGA第十七頁(yè)，共33頁(yè)?？删幊踢壿嬈骷诸?.1.1PLD的發(fā)展歷程2.1.2PLD分類

1.4ASIC與FPGA第十八頁(yè)，共33頁(yè)?？删幊踢壿嬈骷Y(jié)構(gòu)1.4ASIC與FPGA第十九頁(yè)，共33頁(yè)。FPGAFPGA(FieldProgrammableGateArray)是一種可編程邏輯陣列，內(nèi)部由可配置的邏輯功能塊排成陣列，四周為可編程的輸入/輸出功能塊。1.4ASIC與FPGA第二十頁(yè)，共33頁(yè)。ASIC與FPGA

設(shè)計(jì)流程ASIC與FPGA因后端設(shè)

計(jì)流程不同，因此設(shè)

計(jì)工具也不同。1.4ASIC與FPGA第二十一頁(yè)，共33頁(yè)。FPGA應(yīng)用FPGA的傳統(tǒng)應(yīng)用場(chǎng)合包括：小規(guī)模量產(chǎn)需要快速上市的產(chǎn)品原型樣品設(shè)計(jì)ASIC的邏輯驗(yàn)證專用計(jì)算或信號(hào)處理隨著FPGA性能、集成度的不斷提高，目前FPGA的規(guī)模已可支持實(shí)現(xiàn)相當(dāng)復(fù)雜的數(shù)字系統(tǒng)，滿足大多數(shù)應(yīng)用的需要，成本也變得可接受，正在很多場(chǎng)合取代ASIC。1.4ASIC與FPGA第二十二頁(yè)，共33頁(yè)。FPGA實(shí)現(xiàn)的性能FPGA和DSP芯片實(shí)現(xiàn)FIR濾波器的速度對(duì)比8位FIR濾波器階數(shù)FPGA的處理速度單位：MIPS達(dá)到相當(dāng)速度所需DSP芯片的指令執(zhí)行速度單位：MIPS81624321041011031058321616247233601.4ASIC與FPGA第二十三頁(yè)，共33頁(yè)。16階8位FIR濾波器綜合性能對(duì)比1.4ASIC與FPGAFPGA實(shí)現(xiàn)的性能第二十四頁(yè)，共33頁(yè)。

ASIC與FPGA市場(chǎng)1.4ASIC與FPGA第二十五頁(yè)，共33頁(yè)。數(shù)字系統(tǒng)的不同硬件實(shí)現(xiàn)全定制標(biāo)準(zhǔn)單元門(mén)陣列FPGA設(shè)計(jì)時(shí)間長(zhǎng)較短短短制造時(shí)間長(zhǎng)長(zhǎng)短無(wú)開(kāi)發(fā)周期長(zhǎng)中等短很短單價(jià)低低中等高芯片面積小中等大很大速度最快快中等慢同一個(gè)數(shù)字系統(tǒng)可用全定制、半定制、FPGA等不同的硬件形式實(shí)現(xiàn)，不同的實(shí)現(xiàn)由不同的特性。1.4ASIC與FPGA第二十六頁(yè)，共33頁(yè)。不同硬件實(shí)現(xiàn)的特性StandardCellGateArrayFPGAPLDManualVLSI全定制半定制

可編程器件設(shè)計(jì)開(kāi)發(fā)周期、產(chǎn)品上市時(shí)間芯片利用率、電路性能1.4ASIC與FPGA第二十七頁(yè)，共33頁(yè)。FPGA的發(fā)展(1)隨著集成度的提高，目前的FPGA器件內(nèi)嵌了高速乘法器、Gbits差分串行接口、微處理器(PowerPC@500MHz，Xilinx)等專用硬核，以提高性能。Altera、Xilinx還分別提供了用戶可裁剪的RISC軟核Nios、NiosII（Altera)和MicroBlaze、Picoblaze（Xilinx）。這標(biāo)志著FPGA的應(yīng)用范圍已擴(kuò)展到系統(tǒng)級(jí)，與SOC類似，與各種IP核一起，實(shí)現(xiàn)SOPC，為嵌入式系統(tǒng)的開(kāi)發(fā)提供了極大方便。1.4ASIC與FPGA第二十八頁(yè)，共33頁(yè)。SOPC:System-on-a-Programmable-Chip

NIOSEthernetInterfaceARMUARTRAM/ROMFIFOUSBPCI

FIR,IIR,FFTDSPBlocksPLLsSDRAMCONTROLVGAPS2MultiplyUnitJPEGCPLSOPC1.4ASIC與FPGA第二十九頁(yè)，共33頁(yè)。FPGA的發(fā)展(2)FPGA使硬件電路成為可編程的，這為電子系統(tǒng)的發(fā)展應(yīng)用提供了一系列新的可能：發(fā)現(xiàn)并修正在產(chǎn)品生命期內(nèi)的錯(cuò)誤方便修改，增添新的特性，實(shí)現(xiàn)可重配置、可重構(gòu)的計(jì)算能夠通過(guò)在線程序運(yùn)行來(lái)修改芯片，甚至通過(guò)網(wǎng)絡(luò)實(shí)現(xiàn)遠(yuǎn)程升級(jí)實(shí)現(xiàn)自適應(yīng)、可進(jìn)化的系統(tǒng)1.4ASIC與FPGA第三十頁(yè)，共33頁(yè)。課程安排本課程主要介紹如何用VerilogHDL描述設(shè)計(jì)數(shù)字電路與系統(tǒng)的方法，并能在FPGA上進(jìn)行實(shí)現(xiàn)。課程目的與要求：了解EDA技術(shù)及現(xiàn)代電子設(shè)計(jì)方法掌握VerilogHDL語(yǔ)言掌握常見(jiàn)數(shù)字電路與系統(tǒng)的設(shè)計(jì)方法掌握相關(guān)EDA工具與FPGA開(kāi)發(fā)平臺(tái)的使用課程安排：理論課：3×10＝30學(xué)時(shí)實(shí)踐課：3×6＝18學(xué)時(shí)

第一章緒論