可編程邏輯器件原理與應(yīng)用第一章基礎(chǔ)

可編程邏輯器件原理與應(yīng)用第一章基礎(chǔ)第一頁(yè)，共31頁(yè)。第1章學(xué)習(xí)使用可編程邏輯器件開(kāi)發(fā)環(huán)境第二頁(yè)，共31頁(yè)。1.1.1認(rèn)識(shí)可編程邏輯器件數(shù)字集成電路通用集成電路專(zhuān)用集成電路優(yōu)點(diǎn)：成本低缺點(diǎn)：難以滿(mǎn)足復(fù)雜

電路要求優(yōu)點(diǎn)：針對(duì)專(zhuān)門(mén)用途經(jīng)過(guò)優(yōu)化缺點(diǎn)：開(kāi)發(fā)周期長(zhǎng)、

成本高風(fēng)險(xiǎn)大第三頁(yè)，共31頁(yè)。1.1.1認(rèn)識(shí)可編程邏輯器件2可編程邏輯器件的發(fā)展概況圖1-6可編程邏輯器件發(fā)展概況第四頁(yè)，共31頁(yè)。時(shí)間可編程邏輯器件類(lèi)型或技術(shù)功能特點(diǎn)20世紀(jì)70年代初至70年代中期

PROMEPROME2PROM受結(jié)構(gòu)的限制只能完成簡(jiǎn)單的數(shù)字邏輯功能。20世紀(jì)70年代中期至80年代

PLA、PAL、GALEPLD在結(jié)構(gòu)上較PROM復(fù)雜，基于“與或陣列”實(shí)現(xiàn)大量的邏輯組合功能。EPLD是改進(jìn)的GAL，集成度更高。20世紀(jì)80年代中至90年代末

CPLDFPGA提高了邏輯運(yùn)算的速度，體系結(jié)構(gòu)和邏輯單元靈活，集成度高，編程方式靈活。20世紀(jì)90年代末至今

SOPCSOC由于內(nèi)嵌了復(fù)雜的功能模塊可實(shí)現(xiàn)系統(tǒng)級(jí)電路設(shè)計(jì)。1.1.1認(rèn)識(shí)可編程邏輯器件第五頁(yè)，共31頁(yè)。1.6可編程邏輯器件與FPGA輸出電路與陣列輸入電路或陣列。。。。。。。。輸入輸出輸入項(xiàng)乘積項(xiàng)或項(xiàng)簡(jiǎn)單PLD的基本結(jié)構(gòu)1.1.1.2簡(jiǎn)單PLD的結(jié)構(gòu)第六頁(yè)，共31頁(yè)。

PLD中或陣列表示

陣列線連接表示

簡(jiǎn)單PLD的邏輯表示

PLD的互補(bǔ)緩沖器

PLD的互補(bǔ)輸入

PLD中與陣列表示

1.1.1.2簡(jiǎn)單PLD的結(jié)構(gòu)第七頁(yè)，共31頁(yè)。1.1.1.2

簡(jiǎn)單PLD的結(jié)構(gòu)1.邏輯陣列：由與或陣列和反相器組成。在與或陣列中每一個(gè)交叉點(diǎn)都是一個(gè)可編程熔絲，如果導(dǎo)通就是實(shí)現(xiàn)“與”邏輯，在“與”陣列后一般還有一個(gè)“或”陣列，用以完成最小邏輯表達(dá)式中的“或”關(guān)系。另外，通過(guò)反相器可以得到信號(hào)的反變量，這樣通過(guò)可編程與或陣列可以實(shí)現(xiàn)任意組合邏輯。圖1-8與或陣列示意圖第八頁(yè)，共31頁(yè)。PROM陣列圖1.1.1.2簡(jiǎn)單PLD的結(jié)構(gòu)第九頁(yè)，共31頁(yè)。PLA陣列圖ProgrammableLogicArray1.1.1.2簡(jiǎn)單PLD的結(jié)構(gòu)第十頁(yè)，共31頁(yè)。PAL陣列圖ProgrammableArrayLogic1.1.1.2簡(jiǎn)單PLD的結(jié)構(gòu)第十一頁(yè)，共31頁(yè)。輸出邏輯宏單元輸入/輸出口輸入口時(shí)鐘信號(hào)輸入三態(tài)控制可編程與陣列固定或陣列GAL陣列圖1.1.1.2簡(jiǎn)單PLD的結(jié)構(gòu)第十二頁(yè)，共31頁(yè)。

GAL和PAL最大的差別在于GAL有一種靈活的、可編程的輸出結(jié)構(gòu)，它只有幾種基本型號(hào)，卻可以代替數(shù)十種PAL器件，因而稱(chēng)為通用可編程邏輯器件。

GAL的可編程輸出結(jié)構(gòu)稱(chēng)為輸出邏輯宏單元OLMC(OutputLogicMacroCell)1.1.1.2簡(jiǎn)單PLD的結(jié)構(gòu)第十三頁(yè)，共31頁(yè)。GAL的OLMCS1S2＝00時(shí)，低電平有效寄存器輸出；S1S2＝01時(shí)，高電平有效寄存器輸出；S1S2＝10時(shí)，低電平有效組合I／O輸出；S1S2＝11時(shí)，高電平有效組合I／O輸出。其中4選1MUX用來(lái)選擇輸出方式和輸出極性；

2選1MUX用來(lái)選擇反饋信號(hào)(寄存器/組合反饋)。

可編程特征碼S1、S2則控制著數(shù)據(jù)選擇器的工作狀態(tài)。1.1.1.2簡(jiǎn)單PLD的結(jié)構(gòu)第十四頁(yè)，共31頁(yè)。PROM、PLA、PAL、GAL的主要區(qū)別在于哪個(gè)矩陣可編程以及輸出結(jié)構(gòu)的形式，見(jiàn)表1-1。器件類(lèi)型“與”陣列“或”陣列輸出PROM固定可編程

PLA可編程可編程

PAL可編程固定IO可編程GAL可編程固定宏單元表1-1簡(jiǎn)單可編程邏輯器件可編程與或陣列和輸出結(jié)構(gòu)表1.1.1.2

簡(jiǎn)單PLD的結(jié)構(gòu)第十五頁(yè)，共31頁(yè)。LogicArrayBlock可編程連線陣列1.1.1.3CPLD的結(jié)構(gòu)I/O控制塊（I/OB)Altera公司MAX7000系列CPLD器件內(nèi)部結(jié)構(gòu)第十六頁(yè)，共31頁(yè)。1.1.1.3CPLD的結(jié)構(gòu)第十七頁(yè)，共31頁(yè)。MAX7000系列單個(gè)宏單元結(jié)構(gòu)來(lái)自其它宏單元的乘積項(xiàng)來(lái)自本宏單元的乘積項(xiàng)時(shí)鐘選擇可編程的內(nèi)部連線陣列1.1.1.3CPLD的結(jié)構(gòu)第十八頁(yè)，共31頁(yè)。左側(cè)為乘積項(xiàng)陣列，實(shí)際就是一個(gè)與陣列，每個(gè)交叉點(diǎn)都是一個(gè)可編程點(diǎn)。通過(guò)“與陣列”產(chǎn)生乘積項(xiàng)（最小項(xiàng)）。后面的或門(mén)把乘積項(xiàng)“加”起來(lái)，得到輸出邏輯函數(shù)。1.1.1.3CPLD的結(jié)構(gòu)右側(cè)是一個(gè)可編程D觸發(fā)器，它的時(shí)鐘、清零輸入都可以編程選擇，可以使用專(zhuān)用的全局清零和全局時(shí)鐘。第十九頁(yè)，共31頁(yè)。1.1.1.4FPGA的結(jié)構(gòu)圖1-13FPGA芯片結(jié)構(gòu)示意圖FPGA芯片主要由可編程輸入輸出單元IOB、基本可編程邏輯單元CLB、時(shí)鐘管理模塊DCM、嵌入塊式RAM以及布線資源等組成。第二十頁(yè)，共31頁(yè)。查找表單元內(nèi)部結(jié)構(gòu)（LUT)1.1.1.4FPGA的結(jié)構(gòu)第二十一頁(yè)，共31頁(yè)。實(shí)際邏輯電路LUT的實(shí)現(xiàn)方式a,b,c,d輸入邏輯輸出地址RAM中存儲(chǔ)的內(nèi)容00000000000001000010....0...011111111111.1.1.4FPGA的結(jié)構(gòu)第二十二頁(yè)，共31頁(yè)。1.1.1.4FPGA的結(jié)構(gòu)Altera公司FPGA芯片的命名規(guī)則為：工藝+型號(hào)+封裝+管腳+溫度+芯片速度+（可選后綴）。圖1-16Altera公司FPGA器件型號(hào)命名示意第二十三頁(yè)，共31頁(yè)。1.1.2CPLD/FPGA開(kāi)發(fā)語(yǔ)言和開(kāi)發(fā)流程1.1.2.1硬件描述語(yǔ)言1.1.2.2基本開(kāi)發(fā)流程1.1.2.3編程方式第二十四頁(yè)，共31頁(yè)。1.1.2.1硬件描述語(yǔ)言HDL硬件描述語(yǔ)言是一種用文本形式的方法來(lái)描述數(shù)字電路和系統(tǒng)的語(yǔ)言。VDHL和VerilogHDL兩種HDL語(yǔ)言廣泛應(yīng)用。HDL（HardwareDescriptionLanguage)語(yǔ)言包括VHDL、VerilogHDL語(yǔ)言、ABEL-HDL和AHDL等。VHDL（VeryHighSpeedIntegratedCircuit)1982年美國(guó)國(guó)防部為軍事研發(fā)，1987年形成IEEE標(biāo)準(zhǔn)版本。VerilogHDL語(yǔ)言在1983年由GDA公司的PhilMoorby首創(chuàng)。1995年形成了IEEE標(biāo)準(zhǔn)版本。第二十五頁(yè)，共31頁(yè)。1.1.2.2基本開(kāi)發(fā)流程對(duì)可編程邏輯器件的設(shè)計(jì)方法包括硬件設(shè)計(jì)和軟件設(shè)計(jì)兩部分。硬件包括CPLD/FPGA芯片電路、存儲(chǔ)器、輸入輸出接口電路以及其它外圍設(shè)備，軟件是相應(yīng)的HDL程序或嵌入式C程序。對(duì)于CPLD/FPGA設(shè)計(jì)一般采用自頂向下，按照層次化、結(jié)構(gòu)化的設(shè)計(jì)方法，從系統(tǒng)級(jí)到功能模塊的軟、硬件協(xié)同設(shè)計(jì)，達(dá)到軟、硬件的無(wú)縫結(jié)合。圖1-17CPLD/FPGA典型設(shè)計(jì)流程第二十六頁(yè)，共31頁(yè)。1.1.2.2基本開(kāi)發(fā)流程第二十七頁(yè)，共31頁(yè)。配置(configuration)是對(duì)FPGA的內(nèi)容進(jìn)行編程的過(guò)程。每次上電后都需要進(jìn)行配置是基于SRAM工藝FPGA的一個(gè)特點(diǎn)，也可以說(shuō)是一個(gè)缺點(diǎn)。FPGA配置過(guò)程如下：1.1.2.3編程方式第二十八頁(yè)，共31頁(yè)。1.1