第2章FPGA／CPLD結構與應用

第2章FPGA／CPLD結構與應用第一頁，共72頁。2第二頁，共72頁。實驗箱一（FLEX10K系列）《可編程器件及EDA技術》3第三頁，共72頁。實驗箱二（EP3C10E144C8）4第四頁，共72頁。5

2023/4/182.1PLD概述2.2簡單PLD工作原理2.3CPLD結構與工作原理2.4FPGA結構與工作原理2.5FPGA/CPLD測試技術2.6FPGA/CPLD產品概述2.7CPLD/FPGA編程與配置《可編程邏輯器件及EDA技術》2.8基于FPGA/CPLD的EDA開發(fā)流程第2章

FPGA／CPLD結構與應用5第五頁，共72頁。6

2023/4/182.1可編程邏輯器件（PLD）概述

1.按可編程部位分類：PROM—Programmable

ReadOnlyMemory可編程只讀存儲器PLA—ProgrammableLogicArray可編程邏輯陣列PAL—ProgrammableArrayLogic可編程陣列邏輯GAL—GenericArrayLogic通用陣列邏輯輸入緩沖電路與陣列或陣列輸出緩沖電路輸入輸出……2.1.1簡單PLD器件結構

《可編程邏輯器件及EDA技術》2.1.2PLD器件分類6第六頁，共72頁。7

2023/4/18CPLD—

ComplexProgrammableLogicDevice

復雜可編程邏輯器件FPGA—

FieldProgrammableGateArray現場可編程門陣列2.按按集成度分類：500門以下2.1可編程邏輯器件（PLD）概述《可編程器件及EDA技術》7第七頁，共72頁。

2023/4/182.2簡單PLD原理2.2.1邏輯原件符號表示

1、邏輯元件符號表示《可編程邏輯器件及EDA技術》8第八頁，共72頁。

2023/4/18《可編程邏輯器件及EDA技術》2.2簡單PLD原理2.2.1邏輯原件符號表示

9第九頁，共72頁。

2023/4/18《可編程邏輯器件及EDA技術》2.2簡單PLD原理2.2.1邏輯原件符號表示

10第十頁，共72頁。

2023/4/18常用符號《可編程邏輯器件及EDA技術》2.2簡單PLD原理2.2.1邏輯原件符號表示

2.2簡單PLD原理

11第十一頁，共72頁。

2023/4/18《可編程邏輯器件及EDA技術》2.2簡單PLD原理2.2.1邏輯原件符號表示

12第十二頁，共72頁。

2023/4/18PLD中或陣列表示《可編程邏輯器件及EDA技術》2.2簡單PLD原理2.2.1邏輯原件符號表示

13第十三頁，共72頁。

2023/4/182.2.2PROM結構原理

地址譯碼器：用于完成PROM存儲陣列的行選擇。PROM器件組成：地址譯碼器+

存儲單元陣列

+

輸出緩沖不可編程2.2簡單PLD原理

其邏輯函數是：右式可看成是邏輯與運算，所以可將PROM地址譯碼器看成是一個與陣列與陣列《可編程邏輯器件及EDA技術》14第十四頁，共72頁。存儲單元陣列：存放數據，輸出函數。F0=Cp-1,0Wp-1+…+C1,0W1+C0,0W0F1=Cp-1,1Wp-1+…+C1,0,1W1+C0,1W0……Fm-1=Cp-1,m-1Wp-1+…+C1,m-1W1+C0,m-1W0其中，Ci,j是系數，可取0、1?？梢?，PROM可以表示為：固定與陣列和可編程或陣列兩個陣列。PROM器件組成：地址譯碼器+

存儲單元陣列

+

輸出緩沖左式可看成是邏輯或運算，所以可將PROM存儲矩陣看成是一個或陣列2.2.2PROM結構原理

2.2簡單PLD原理

15第十五頁，共72頁。

2023/4/18與陣列或陣列兩位輸出《可編程邏輯器件及EDA技術》兩位地址2.2.2PROM結構原理

2.2簡單PLD原理

16第十六頁，共72頁。17第十七頁，共72頁。

2023/4/18問題：與陣列是全譯碼，產生了全部最小項，而在實際應用時，絕大多數組合邏輯函數并不需要所有的最小項。PROM器件組成

《可編程邏輯器件及EDA技術》2.2.2PROM結構原理

2.2簡單PLD原理

18第十八頁，共72頁。

2023/4/18使與陣列和或陣列都可編程2.2.3PLA結構原理任何組合邏輯函數都可以化成與或表達式。

任何組合函數都可以采用PLA來實現。新的問題：PLA的兩個陣列可編程，導致軟件算法過于復雜，且器件的運行速度下降。使與陣列可編，或陣列固定?！犊删幊踢壿嬈骷癊DA技術》2.2.2PROM結構原理

2.2簡單PLD原理

19第十九頁，共72頁。20第二十頁，共72頁。21第二十一頁，共72頁。

2023/4/182.2.3PAL結構原理0A1A1F0F0A1A1F0F2.2簡單PLD原理

《可編程邏輯器件及EDA技術》第2章

FPGA／CPLD結構與應用22第二十二頁，共72頁。

2023/4/18PAL16V8結構11100100R11100100RQQD11100100R11100100RVccSG1SL07SL17SG0SL0619I/O711100100R11100100RQQD11100100R11100100RVccSG1SL06SL16SG1SL0618I/O61CLK/I02I13I207815034781211151619202324272831允許輸出端再饋入下一個與陣列。問題：熔絲型，使用不便《可編程邏輯器件及EDA技術》可以實現時序系統(tǒng)。2.2簡單PLD原理

23第二十三頁，共72頁?！犊删幊踢壿嬈骷癊DA技術》

2023/4/18第2章可編程邏輯器件OLMC—OutputLogicMacroCell輸出邏輯宏單元邏輯宏單元輸入/輸出口輸入口時鐘信號輸入三態(tài)控制可編程與陣列固定或陣列GAL16V82.2.5

GAL結構原理24第二十四頁，共72頁。(1)寄存器模式寄存器輸出結構：異或門輸出經D觸發(fā)器至三態(tài)門，觸發(fā)器的時鐘端CLK連公共引腳，三態(tài)門的使能端連公共OE引腳，信號反饋來自觸發(fā)器。寄存器模式組合雙向輸出結構：輸出三態(tài)門受控，輸出反饋至本單元，組合輸出無觸發(fā)器。輸出邏輯宏單元OLMC有三種輸出模式。寄存器輸出結構寄存器模式組合雙向輸出結構有兩種輸出結構《可編程邏輯器件及EDA技術》2.2.5

GAL結構原理25第二十五頁，共72頁。

(2)復合模式輸出邏輯宏單元OLMC有三種輸出模式。有兩種輸出結構組合輸出結構組合輸出雙向口結構組合輸出雙向口結構：大致與寄存器模式下組合輸出雙向結構相同，區(qū)別是引腳CLK、OE在寄存器模式下為專用引腳，不可它用。組合輸出結構：無反饋，其他組合輸出雙向口結構?！犊删幊踢壿嬈骷癊DA技術》2.2.5

GAL結構原理26第二十六頁，共72頁。《可編程邏輯器件及EDA技術》反饋輸入結構：輸出三態(tài)門被禁止，該單元的“與-或”陣列無輸出功能，但可作為相鄰單元的信號反饋輸入端。輸出反饋結構：輸出三態(tài)門被恒定打開，該單元的“與-或”陣列具有輸出功能，也具有反饋結構。輸出結構：其輸出反饋結構類同，但單元的反饋無效。

(3)簡單模式輸出邏輯宏單元OLMC有三種輸出模式。有三種輸出結構2.2.5

GAL結構原理27第二十七頁，共72頁。

2023/4/182.3CPLD結構與工作原理CPLD結構CPLD中一般包含三個主要部分：★邏輯陣列塊--LAB

★可編程連線陣列—PIA★I/O控制塊MAX3000A的結構2.3.1邏輯陣列塊（LAB）每個LAB由16個宏單元陣列組成，多個LAB通過可編程連線陣列（PIA）和全局總線連接在一起，全局總線由所有的專用輸入、I/O引腳和宏單元饋給信號。《可編程邏輯器件及EDA技術》28第二十八頁，共72頁。宏單元可以被單獨配置為時序邏輯和組合邏輯工作方式。邏輯陣列

宏單元由三個功能模塊組成：乘積項選擇矩陣

可編程寄存器《可編程邏輯器件及EDA技術》2.3CPLD結構與工作原理29第二十九頁，共72頁?？膳渲眉拇嫫骶幊虇卧?/p>

2023/4/18PRNCLRNENA邏輯陣列全局清零共享邏輯擴展項清零時鐘清零選擇寄存器旁路并行擴展項通往I/O模塊通往PIA乘積項選擇矩陣來自I/O引腳全局時鐘QDEN來自PIA的36個信號快速輸入選擇2MAX3000A的宏單元結構2.3CPLD結構與工作原理時鐘/使能選擇30第三十頁，共72頁。2.3.2

可編程連線陣列（PIA）PIA把器件中任一信號源連接到其目的地，所有MAX3000A的專用輸入、I/O引腳和宏單元輸出均饋送到PIA，PIA可把這些信號送到器件內的各個地方，完成特定任務。

圖示了PIA的信號是如何布線到LAB的。《可編程邏輯器件及EDA技術》2.3CPLD結構與工作原理編程單元31第三十一頁，共72頁。2.3.3I/O控制塊輸入／輸出控制單元是內部信號到I/O引腳的接口部分，可控制I/O引腳單獨地配置為輸入、輸出或雙向工作方式。圖示，所有I/O引腳都有一個三態(tài)緩沖器。當三態(tài)緩沖器的控制端接到地時，其輸出為高阻態(tài)，此時I/O引腳可作專用輸入引腳，當接高電平時，輸出使能有效。《可編程邏輯器件及EDA技術》2.3CPLD結構與工作原理數據選擇器選擇一路作為控制使能信號。MAX3000A系列器件的I/O控制塊32第三十二頁，共72頁。2.4FPGA結構與工作原理2.4.1FPGA分類

從邏輯功能塊結構上分類，可分為：

大部分FPGA采用基于SRAM(靜態(tài)隨機存儲器)的查找表邏輯形成結構。查找表—LookUpTable（LUT），是可編程最小邏輯單元。

二

查找表單元結構一個N輸入的LUT可以實現N個輸入變量的任何邏輯功能?！犊删幊踢壿嬈骷癊DA技術》查找表結構多路開關結構多級與非門結構

33第三十三頁，共72頁。2.4.2

查找表單元結構四輸入16×1RAM《可編程邏輯器件及EDA技術》2.4FPGA結構與工作原理一個四輸入的LUT可以實現四個輸入變量的任意邏輯函數。34第三十四頁，共72頁。2.4.3CycloneIII系列器件的結構與原理

2.4FPGA結構與工作原理IE是CycloneIIIFPGA器件的最基本的可編程單元35第三十五頁，共72頁。2.4FPGA結構與工作原理2.4.3CycloneIII系列器件的結構與原理

36第三十六頁，共72頁。2.4FPGA結構與工作原理2.4.3CycloneIII系列器件的結構與原理

37第三十七頁，共72頁。2.4FPGA結構與工作原理2.4.3CycloneIII系列器件的結構與原理

38第三十八頁，共72頁。2.4FPGA結構與工作原理2.4.3CycloneIII系列器件的結構與原理

39第三十九頁，共72頁。2.4FPGA結構與工作原理2.4.3CycloneIII系列器件的結構與原理

40第四十頁，共72頁。2.4FPGA結構與工作原理2.4.3CycloneIII系列器件的結構與原理

41第四十一頁，共72頁。2.4FPGA結構與工作原理2.4.3CycloneIII系列器件的結構與原理

42第四十二頁，共72頁。2.5

硬件測試2.5.1內部邏輯測試

2.5.2JTAG邊界掃描測試JTAG—JointTestActionGroup聯(lián)合測試行動組。測試引線間隔致密的電路板上集成電路芯片的能力。

大多數CPLD/FPGA廠家的器件遵守IEEE規(guī)范，并為輸入引腳和輸出引腳以及專用引腳提供了邊界掃描測試(BoardScanTest，BST)的能力。43第四十三頁，共72頁。2.5

硬件測試2.5.2JTAG邊界掃描測試

44第四十四頁，共72頁。2.5

硬件測試2.5.2JTAG邊界掃描測試

在芯片內部核心邏輯電路與I/O腳間都增加了寄存器電路，通過將這些I/O上的寄存器連接起來，可以將測試數據串行輸入到被測單元，并從相應端口串行讀出。測試關鍵邏輯?？梢詫崿F三方面測試1芯片級測試；2板級測試；3系統(tǒng)級測試。45第四十五頁，共72頁。2.5

硬件測試2.5.2JTAG邊界掃描測試

涉及的端口：TCLK、TMS、TDI、TDO、TRST46第四十六頁，共72頁。

★TRSE（測試復位端口）2端口說明

★TMS（TestModeSelect,測試模式選擇端口）

★TDI（TestDataIn,測試數據輸入端口）

★TDO（TestDataOut,測試數據輸出端口）

當器件工作在JTAGBST模式時，使用四個I/O引腳和一個可選引腳TRST作為JTAG引腳。

★TCLK（TestClock,測試時鐘端口）47第四十七頁，共72頁。2端口說明

TDI：串行方式輸入數據。一種是指令數據，送入指令寄存器，另一種是測試數據，輸入到相應的邊界掃描寄存器中。

TDO：以串行方式輸出的數據有兩種。

一種是從指令寄存器移出來的指令，另一種是從邊界掃描寄存器中移位出來的數據。

48第四十八頁，共72頁。2端口說明

TCLK：邊界掃描測試時鐘是獨立的，與核心邏輯時鐘無關，但可以復用。TMS：在測試過程中，TMS控制測試電路于數據捕獲、移位、暫停等不同工作模式。該信號在測試時鐘上升沿被采集數據，在非測試狀態(tài)下是高電平。49第四十九頁，共72頁。3TAP控制器

TAP控制器的作用是將串行輸入的TMS信號進行譯碼，使邊界掃描系統(tǒng)進入相應的測試模式，并產生所需的各控制信號。

4寄存器組

JTAGBST需要的寄存器：指令寄存器—用來決定進行哪種測試或訪問數據寄存器操作。旁路寄存器—1位寄存器，提供TDI和TDO的最小通道。

標志寄存器—其內容有關該器件的版本號、型號、制造產商。邊界掃描寄存器—由器件引腳上的所有邊界掃描單元構成。50第五十頁，共72頁。第2章可編程邏輯器件2.5.2邊界掃描測試標準IEEE1149.12.5FPGA/CPLD測試5端口上JTAGBST與器件的關聯(lián)結構

JTAGBST與器件I/O引腳關聯(lián)電路是：3位字寬的邊界掃描單元。

每個邊界掃描單元包括一套捕獲寄存器和一套更新寄存器。

51第五十一頁，共72頁。5.JTAGBST系統(tǒng)與FPGA關聯(lián)結構2.5.2邊界掃描測試標準IEEE1149.12.5FPGA/CPLD測試第2章可編程邏輯器件52第五十二頁，共72頁。5.JTAGBST系統(tǒng)與FPGA關聯(lián)結構2.5.2邊界掃描測試標準IEEE1149.12.5FPGA/CPLD測試第2章可編程邏輯器件進入邊界測試狀態(tài)時53第五十三頁，共72頁。選擇命令模式時序

★TCK（TestClock,測試時鐘端口）

★TMS（TestModeSelect,測試模式選擇端口）

★TDI（TestDataIn,測試數據輸入端口）

★TDO（TestDataOut,測試數據輸出端口）上電后，TAP處于復位狀態(tài)，BST電路無效從TMS加數據，使TAP進入相應狀態(tài)54第五十四頁，共72頁。選擇命令模式時序TMS端加數據移出IR初始化數據保持低電平，TAP狀態(tài)不變01100TMS端為高電平55第五十五頁，共72頁。2.6FPGA/CPLD產品概述2.6.1Lattice公司CPLD器件主要系列ispLSI器件系列ispLSI1000E系列ispLSI2000E/2000VL/200VE系列ispLSI5000V系列ispLSI8000/8000V系列第2章可編程邏輯器件2.ACEX系列FPGA3.FLEX系列FPGA4.MAX系列CPLD2.6.2

Altera公司FPGA和CPLD器件主要系列1.Stratix系列FPGA2.6.3

Xilinx公司的FPGA和CPLD器件系列1.Virtex-4系列FPGA2.SpartanⅡ器件系列3.XC9500系列CPLD56第五十六頁，共72頁。2.7CPLD和FPGA的編程與配置第2章可編程邏輯器件（1）基于電可擦除存儲單元的EEPROM或Flash技術。（2）基于SRAM查找表的編程單元。（3）基于一次性可編程反熔絲編程單元。

目前常見的大規(guī)?？删幊踢壿嬈骷木幊坦に囉腥N：

CPLD中采用電可擦除存儲單元，一旦被編程，掉電后可以保存。FPGA中采用SRAM查找表的編程單元，編程信息保存在SRAM中，掉電后編程信息立即丟失，下次上電要重新載入編程信息。又稱為重新配置--ICR。

同時在不改變電路連接關系情況下，可以對CPLD內部改寫，又稱為在系統(tǒng)可編程--ISP。57第五十七頁，共72頁。2.7CPLD和FPGA的編程與配置第2章可編程邏輯器件2.7.1FPGA配置方式SRAM的易失性，每次上電時，數據都必須重新配置。FPGA器件主要有兩種配置模式：主動配置和被動配置主動配置被動配置AS—ActiveSerial主動串行模式，使用串行配置器件配置。PS—PassiveSerial被動串行模式，使用普通配置器件配置。PPS—PassiveParallelSynchronous被動并行同步模式。PPA—PassiveParallelAsynchronous被動并行異步模式。PSA—PassiveSerialAsynchronous被動串行異步模式。JTGA模式。使用下載電纜通過JTGA口配置。58第五十八頁，共72頁。JTAG配置端口FPGAPS配置端口PC機配置適配電路配置器件或配置電路AS配置端口專用FLASH配置器件2.7CPLD和FPGA的編程與配置第2章可編程邏輯器件2.7.1FPGA配置方式59第五十九頁，共72頁。此接口既可作編程下載口，也可作JTAG接口ALTERA的ByteBlaster（MV）下載接口2.7CPLD和FPGA的編程與配置第2章可編程邏輯器件60第六十頁，共