電容版圖設計

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本章主要內容CH7電容寄生效應各種電容比較電容匹配布局電容類型及其容值變化布線寄生電容第2頁/共50頁

布線電容布線電容由兩部分組成：1.平板電容2.雜散電容第3頁/共50頁

布線電容第4頁/共50頁

布線電容

每層互連線都與上一層金屬和下一層金屬垂直可以減小重疊電容，但是這樣會增加布線的復雜度。第5頁/共50頁

布線電容雜散電容變化率第6頁/共50頁

布線電容0.8um工藝的寄生電容第7頁/共50頁

布線電容0.8um工藝的寄生電容第8頁/共50頁

布線電容串擾互連線直接的寄生電容Cm和互感Lm-在高密度布線時是一個令人困擾的難題。-有時會造成傳輸信號錯誤。第9頁/共50頁

布線電容串擾第10頁/共50頁

布線電容材料相對介電常數介電強度（MV/cm）硅11.830二氧化硅干氧氧化3.911等離子體4.93~6TEOS4.010氮化硅LPCVD6~710等離子體6~95第11頁/共50頁

布線電容

電容版的有效面積由上極板和下極板的交疊區(qū)域決定。由于極板尺寸遠大于介質厚度，所以對于薄膜電容通?？梢院雎赃吘壭５?2頁/共50頁

本章主要內容CH7電容寄生效應各種電容比較電容匹配布局電容類型及其容值變化布線寄生電容第13頁/共50頁

電容類型MOS電容（NMOS）第14頁/共50頁

電容類型MOS電容（PMOS）第15頁/共50頁

電容類型PIP電容第16頁/共50頁

電容類型MIP電容MIM電容第17頁/共50頁

電容類型Sandwich電容第18頁/共50頁

電容類型結電容第19頁/共50頁

電容的變化MOS電容中，電介質是單晶硅上的一層二氧化硅薄膜，薄膜厚度很小，現代CMOS工藝中柵氧化層的偏差一般在20%以內。在多晶或金屬電極上淀積或生長的電介質比較難控制。介質層的介電常數除了和厚度有關外，還與淀積的介質層成分有關，氧化物-氮化物-氧化物結構的電介質很容易變化，偏差至少在20%。

結電容由基極和發(fā)射極擴散形成，由于硅的介電常數比較大，單位面積的電容也大于薄膜電容，平板結構的結電容偏差一般再20%，梳狀的電容偏差為30%。工藝偏差第20頁/共50頁

電容的變化電壓調制

理想情況下，電容值與兩端的偏壓無關。事實上，結電容的電容值受偏壓的影響很大。

PN結反向偏壓增加時相應的耗盡區(qū)寬度也隨之增加。所以電容值從零偏壓的情況逐漸減小，最終因為耗盡區(qū)內的電場過強，引發(fā)雪崩擊穿。正偏時因為外偏置電壓抵消內建電勢差，所以耗盡區(qū)變窄。當正偏的結電容等于內建電勢差時耗盡區(qū)消失，且結電容迅速下降。第21頁/共50頁

電容的變化電壓調制

柵壓相當背柵為負時，體硅中的多數載流子被向上抽取并在氧化層下積累，此時電容由器件的柵介質決定。柵正偏時，多數載流子被排斥從而遠離表面，并形成耗盡區(qū)，隨著偏壓增大，耗盡區(qū)加寬，電容減小。柵壓等于閾值電壓時，從體硅中抽取少子，使表面反型，反型層形成后，偏壓增加只是增加少子濃度，不會影響耗盡區(qū)寬度。如果源漏未連接到背柵，因為耗盡層厚度不變，所以電容值保持不變。如果源漏短接到背柵，溝道使源漏短接，反型層成了電容下極板，電容增加到重新等于柵氧電容值。第22頁/共50頁

本章主要內容CH7電容寄生效應各種電容比較電容匹配布局電容類型及其容值變化布線寄生電容第23頁/共50頁

電容的寄生效應Poly-Poly電容的電路模型（無串聯電阻的簡單模型）

集成電容有明顯的寄生效應，相對理想的電容由兩塊大平面板電極間的靜電作用產生。這些相同的極板也會與集成電路的其它部分產生靜電耦合，產生不希望的寄生效應。一般而言，C3的寄生電容比C2小，為了減小C3寄生電容，除了與電容相連的導線，一般不要讓其它引線從電容上跨過，否則會增加不需要的電容，而且存在引發(fā)噪聲耦合的可能。有時出于改進匹配減小串接電阻的考慮，在上極板加M1，C3的影響會變得明顯。第24頁/共50頁

電容的寄生效應Poly-Poly電容的電路模型（含串聯電阻的π模型）第25頁/共50頁

電容的寄生效應第26頁/共50頁

各種電容比較發(fā)射結電容

標準雙極工藝和模擬BiCMOS工藝都能提供發(fā)射結電容。零偏電壓下，這種電容能提供較大的單位面積電容，但是這種電容會隨著反偏電壓的增加而逐漸減小。結電容的這種較大的可變性使得它只能作為非關鍵處的電容使用。第27頁/共50頁

各種電容比較

版圖設計者需要確定是使用平板電容還是梳狀電容。如果知道面電容和邊電容時，可以估算是那種版圖的面積更小。如果不知道面電容和邊電容，則趨向于選擇面電容，因為梳狀電容電容值對邊電容的依賴性更大，而邊電容很難通過推導計算得出。發(fā)射結電容第28頁/共50頁

各種電容比較

如果陽極和襯底電勢相連，那么基區(qū)擴散可以進入隔離區(qū)以節(jié)省版圖面積。圖中版圖從中間公共隔離島/發(fā)射區(qū)接觸伸出叉指。該布局有利于減小叉指長度和寄生電阻。發(fā)射結電容第29頁/共50頁

各種電容比較MOS電容MOS晶體管可以用作電容，但是其輕摻雜背柵會使寄生電阻增大。

MOS晶體管不適合作為電容使用，但是在有些CMOS工藝中往往是唯一的選擇。使用MOS電容需要注意的是MOS晶體管的偏置通常不在C-V特性的閾值電壓附近。

這樣就可以使器件工作在積累區(qū)或強反型區(qū)，避免使MOS電容工作在耗盡區(qū)。使用MOS電容時還需要注意因為電容的下極板輕摻雜（襯底或N阱），導致下極板寄生很大串聯電阻，所以避免使用太長溝道的MOS來制作電容。如果略去源漏擴散，可以使用背柵接觸完全包圍柵極。第30頁/共50頁

各種電容比較MOS電容

標準雙極工藝也可以制作MOS電容，使用發(fā)射區(qū)作為下極板，金屬作為上極板。為了防止N+和隔離區(qū)的P+發(fā)生過量漏電，可以將發(fā)射區(qū)和隔離區(qū)接在同一電位。第31頁/共50頁

各種電容比較MOS電容

可以把MOS電容的下極板（發(fā)射區(qū)）制作在與上極板相連的基區(qū)中。該結構使發(fā)射結電容和MOS電容并聯，獲得更大單位面積的電容，稱為堆疊電容。第32頁/共50頁

各種電容比較PIP電容

結電容和MOS電容都使用擴散區(qū)作為下極板。隔離隔離擴散電極的PN結會產生很大的寄生電容并會限制加在電容器上的最大電壓。許多CMOS和BICMOS工藝都包含了多層Poly，所以可以使用PIP來制作平板電容。多晶硅柵作為電容下極板，電阻多晶硅層作為電容上極板。第33頁/共50頁

各種電容比較PIP電容第34頁/共50頁

各種電容比較PIP電容PIP電容通常都制作在場氧化層上。但是有些設計為了降低電容上極板和襯底的寄生電容，將PIP電容制作在深N+擴散區(qū)內，磷的重摻雜加速了LOCOS并生成厚場氧層，降低了電容和下極板和襯底之間的寄生電容。如果將深N+區(qū)連接到低阻節(jié)點，可以保護電容下極板免受襯底噪聲干擾。當工藝不支持深N+或版圖規(guī)則不允許電容位于深N+頂部時，N阱可以起到類似的屏蔽噪聲的作用。此外由于熱氧化會使ONO電容的下極板較為粗糙，所以如果ONO電容下極板相對上極板偏置為正，那么在高壓下電容介質容易發(fā)生斷裂。第35頁/共50頁

各種電容比較PIP電容PIP電容制作于N阱上可以起到屏蔽噪聲的作用第36頁/共50頁

各種電容比較堆疊電容

多層金屬相互交叉形成的堆疊電容可以在一定程度上解決單位面積電容較小的問題。堆疊電容一般由兩部分構成，下部分由多晶硅、M1和兩者的氧化物填充物構成，上面部分由M1、M2和兩者之間的夾層氧化物構成（多層金屬擴展工藝則可以使用多層MIP電容結構）。假設多層氧化物和夾層氧化物具有同樣高度，則雙層金屬工藝的堆疊電容的單位面積電容是簡單MIP電容的2倍。第37頁/共50頁

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電容匹配布局第39頁/共50頁

電容匹配布局第40頁/共50頁

電容匹配布局第41頁/共50頁第42頁/共50頁

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電容匹配布局第48頁/共50頁本章重點內容1.了解布線電容的構成及其