第3講、電路設(shè)計(jì)風(fēng)格

一、MOS管分類及特性CMOS型：互補(bǔ)型場(chǎng)效應(yīng)管結(jié)型場(chǎng)效應(yīng)管JFET絕緣柵效應(yīng)管IGFET（MOS）增強(qiáng)型耗盡型PMOSNMOSPMOSNMOS1第一頁(yè)，共43頁(yè)。第一頁(yè)，共43頁(yè)。MOS管的開(kāi)關(guān)特性

G：柵極D：漏極S：源極B：襯底NMOS:輸入“１”導(dǎo)通PMOS:輸入“０”導(dǎo)通NMOSPMOS2第二頁(yè)，共43頁(yè)。第二頁(yè)，共43頁(yè)。二、StaticcomplementaryCMOS

靜態(tài)CMOS互補(bǔ)邏輯反相器與非門PulldownLogicBlock下拉邏輯塊PullupLogicBlock上拉邏輯塊3第三頁(yè)，共43頁(yè)。第三頁(yè)，共43頁(yè)。反相器圖（a）圖（a）NMOS:輸入“１”導(dǎo)通PMOS:輸入“０”導(dǎo)通4第四頁(yè)，共43頁(yè)。第四頁(yè)，共43頁(yè)。１、上拉網(wǎng)絡(luò):PMOS(PMOS襯底：總是接VDD)下拉網(wǎng)絡(luò):NMOS(NMOS襯底：總是接GND)２、邏輯功能：1）NMOS：串聯(lián)---與并聯(lián)---或2）PMOS：串聯(lián)---或并聯(lián)---與3）最后輸出：取“非”CMOS互補(bǔ)邏輯設(shè)計(jì)規(guī)則5第五頁(yè)，共43頁(yè)。第五頁(yè)，共43頁(yè)。

與非門

或非門

復(fù)雜門１、上拉網(wǎng)絡(luò):PMOS(PMOS襯底：總是接VDD)下拉網(wǎng)絡(luò):NMOS(NMOS襯底：總是接GND)２、邏輯功能：1）NMOS：串聯(lián)---與并聯(lián)---或2）PMOS：串聯(lián)---或并聯(lián)---與3）最后輸出：取“非”6第六頁(yè)，共43頁(yè)。第六頁(yè)，共43頁(yè)。與或非門AOI7第七頁(yè)，共43頁(yè)。第七頁(yè)，共43頁(yè)。或與非門OAI8第八頁(yè)，共43頁(yè)。第八頁(yè)，共43頁(yè)。異或/同或邏輯9第九頁(yè)，共43頁(yè)。第九頁(yè)，共43頁(yè)。異或電路的實(shí)現(xiàn)10第十頁(yè)，共43頁(yè)。第十頁(yè)，共43頁(yè)。用與或非門實(shí)現(xiàn)“異或”“同或”功能11第十一頁(yè)，共43頁(yè)。第十一頁(yè)，共43頁(yè)。

三、

Switchlogic開(kāi)關(guān)邏輯

（傳輸管邏輯transmissionlogic,passlogic)Typesofswitches互補(bǔ)傳輸管邏輯(transmissionlogic)NMOS傳輸管邏輯(passlogic)傳輸門NMOS傳輸管利用傳輸門的邏輯特點(diǎn)，可以簡(jiǎn)化CMOS邏輯電路。傳輸門體現(xiàn)了MOS管的雙導(dǎo)通特性，為邏輯電路的設(shè)計(jì)增加了靈活性。以NMOS傳輸門為例說(shuō)明傳輸門的邏輯特點(diǎn)。分析CMOS傳輸門也只分析其中NMOS管功能即可。12第十二頁(yè)，共43頁(yè)。第十二頁(yè)，共43頁(yè)。VDD00VDDVDDVDD-VtA=1時(shí)Y=BAB?Y

但高電平有閾值損失00/VDD高阻2)A=0時(shí)Y=高阻傳輸管邏輯的特性13第十三頁(yè)，共43頁(yè)。第十三頁(yè)，共43頁(yè)。3)n-typeswitch高電平有閾值損失必須用電平恢復(fù)電路VDD0VDD-VtVDDVDDVDD-Vtout+14第十四頁(yè)，共43頁(yè)。第十四頁(yè)，共43頁(yè)。級(jí)聯(lián)時(shí)應(yīng)注意VDDVDD-VtVDDVDD-2VtVDDVDDVDD-VtVDD不好可以15第十五頁(yè)，共43頁(yè)。第十五頁(yè)，共43頁(yè)。用傳輸管邏輯設(shè)計(jì)電路設(shè)計(jì)時(shí)要消除輸出的不確定狀態(tài)1)設(shè)計(jì)原理16第十六頁(yè)，共43頁(yè)。第十六頁(yè)，共43頁(yè)。2)傳輸管實(shí)現(xiàn)的與門需要6個(gè)晶體管（產(chǎn)生非,還要一個(gè)反向器4個(gè)晶體管（產(chǎn)生B非，要一個(gè)反向器17第十七頁(yè)，共43頁(yè)。第十七頁(yè)，共43頁(yè)。問(wèn)題：傳輸管邏輯能產(chǎn)生非邏輯嗎？

不能。傳輸管邏輯是一種非完備的邏輯。（可以實(shí)現(xiàn)與、或、非的邏輯是完備的）解決方案：使用其他邏輯。（需要非邏輯的部分使用反向器）18第十八頁(yè)，共43頁(yè)。第十八頁(yè)，共43頁(yè)。異或門A’Y=A’B+AB’19第十九頁(yè)，共43頁(yè)。第十九頁(yè)，共43頁(yè)。多路選擇器(MUX--Multiplexer)多路選擇器或多路轉(zhuǎn)換開(kāi)關(guān)(MUX)是MOS開(kāi)關(guān)的一個(gè)典型應(yīng)用，圖（a）給出了一個(gè)簡(jiǎn)單的NMOS四到一轉(zhuǎn)換開(kāi)關(guān)的電路和它所對(duì)應(yīng)的轉(zhuǎn)換關(guān)系。ABF00P401P310P211P120第二十頁(yè)，共43頁(yè)。第二十頁(yè)，共43頁(yè)。傳輸門邏輯(ａ)NMOS型(ｂ)全傳輸門型21第二十一頁(yè)，共43頁(yè)。第二十一頁(yè)，共43頁(yè)。(C)CMOS型CMOS結(jié)構(gòu)的多路轉(zhuǎn)換開(kāi)關(guān)克服了NMOS結(jié)構(gòu)所存在的傳輸高電平閾值電壓損耗和串聯(lián)電阻大的問(wèn)題，但晶體管數(shù)目增加了一倍。22第二十二頁(yè)，共43頁(yè)。第二十二頁(yè)，共43頁(yè)。四、差分級(jí)聯(lián)電壓開(kāi)關(guān)邏輯差分級(jí)聯(lián)電壓開(kāi)關(guān)邏輯，DCVSL=differentialcascodevoltageswitchlogic23第二十三頁(yè)，共43頁(yè)。第二十三頁(yè)，共43頁(yè)。DCVSL=differentialcascodevoltageswitchlogic（差分級(jí)聯(lián)電壓開(kāi)關(guān)邏輯）屬于Staticlogic.延時(shí)小(Useslatchtocomputeoutputquickly).雙軌邏輯（Requirestrue/complementinputs,producestrue/complementoutputs）.24第二十四頁(yè)，共43頁(yè)。第二十四頁(yè)，共43頁(yè)。1、DCVSstructure下拉網(wǎng)絡(luò)采用NMOS器件，并且兩者是互斥的:左邊導(dǎo)通時(shí)右邊關(guān)斷;右邊導(dǎo)通時(shí)左邊關(guān)斷.25第二十五頁(yè)，共43頁(yè)。第二十五頁(yè)，共43頁(yè)。2、buffer/inverter3、與/與非門下拉網(wǎng)絡(luò)采用NMOS器件，并且兩者是互斥的:左邊導(dǎo)通時(shí)右邊關(guān)斷;右邊導(dǎo)通時(shí)左邊關(guān)斷.26第二十六頁(yè)，共43頁(yè)。第二十六頁(yè)，共43頁(yè)。4、異或/同或門兩個(gè)下拉網(wǎng)絡(luò)之間共用了晶體管，從而實(shí)現(xiàn)了面積開(kāi)銷的減少。27第二十七頁(yè)，共43頁(yè)。第二十七頁(yè)，共43頁(yè)。5、AO/AOI28第二十八頁(yè)，共43頁(yè)。第二十八頁(yè)，共43頁(yè)。6基于DCVSL的與或/與或非門29第二十九頁(yè)，共43頁(yè)。第二十九頁(yè)，共43頁(yè)。7、特點(diǎn)1）屬于靜態(tài)邏輯.2）屬于雙軌邏輯

out和outb有相同的延時(shí)3）延時(shí)小.

因?yàn)橛姓答伡铀?）面積小因?yàn)镹MOS多5）功耗大

因?yàn)檎答仌r(shí)存在短路AAOutOut30第三十頁(yè)，共43頁(yè)。第三十頁(yè)，共43頁(yè)。五、互補(bǔ)傳輸（CPL）邏輯高性能設(shè)計(jì)中常使用CPL邏輯?；舅枷耄愃艱CVSL）是接收真輸入及其互補(bǔ)輸入并產(chǎn)生真輸出及其互補(bǔ)輸出。特點(diǎn)：１、采用差分方式，電路中總是存在互補(bǔ)的數(shù)據(jù)輸入和輸出。所以不必增加反向器來(lái)得到反信號(hào)。31第三十一頁(yè)，共43頁(yè)。第三十一頁(yè)，共43頁(yè)。２、CPL屬于靜態(tài)門類型，因?yàn)槎x為輸出的節(jié)點(diǎn)總是通過(guò)一個(gè)低阻路徑連到VDD或GND。３、CPL的設(shè)計(jì)具有模塊化的特點(diǎn)。他們都采取完全相同的拓?fù)浣Y(jié)構(gòu)。只是輸入的排列不同。這使得這類單元庫(kù)的設(shè)計(jì)非常簡(jiǎn)單。較復(fù)雜的門可以通過(guò)串聯(lián)標(biāo)準(zhǔn)的傳輸管模塊來(lái)構(gòu)成。特點(diǎn)：32第三十二頁(yè)，共43頁(yè)。第三十二頁(yè)，共43頁(yè)。互補(bǔ)傳輸邏輯與/與非門或/或非門33第三十三頁(yè)，共43頁(yè)。第三十三頁(yè)，共43頁(yè)?；パa(bǔ)傳輸邏輯數(shù)據(jù)選擇器同或/異或門34第三十四頁(yè)，共43頁(yè)。第三十四頁(yè)，共43頁(yè)。四輸入與門用CPL實(shí)現(xiàn)的四輸入與/與非門，使用的晶體管總數(shù)是14個(gè)（包括最后的緩沖器）這個(gè)數(shù)字高于前面討論過(guò)的門。但是這個(gè)結(jié)構(gòu)同時(shí)產(chǎn)生了與/與非功能，這可能減少整個(gè)電路的晶體管數(shù)目。35第三十五頁(yè)，共43頁(yè)。第三十五頁(yè)，共43頁(yè)。六、DominologicUsesprechargeclocktocomputeoutputintwophases:Precharge(預(yù)充電);Evaluate（賦值）.36第三十六頁(yè)，共43頁(yè)。第三十六頁(yè)，共43頁(yè)。1.DominogatestructureIn1In2PDNIn3MeMpClkClkOutCLOutClkClkABCMpMeTwophaseoperation

Precharge(CLK=0)

Evaluate(CLK=1)37第三十七頁(yè)，共43頁(yè)。第三十七頁(yè)，共43頁(yè)。OutClkClkABCMpMeonoff1offon((AB)+C)TwophaseoperationIn1In2PDNIn3MeMpClkClkOutCL2.Operation

Evaluate(Clk=1)0011Precharge(Clk=0)38第三十八頁(yè)，共43頁(yè)。第三十八頁(yè)，共43頁(yè)。3.CascadingDynamicGatesClkClkOut1InMpMeMpMeClkClkOut2VtClkInOut1Out2VVTnOnly01transitionsallowedatinputs!39第三十九頁(yè)，共43頁(yè)。第三十九頁(yè)，共43頁(yè)。In1In2PDNIn3MeMpClkClkOut1In4PDNIn5MeMpClkClkOut2Mkp111000013.CascadingDynamicGatesControlledbyclock.Precharge:p-typepullupprechargesthestoragenode;inverterensuresthatoutputgoeslow.Evaluate:storagenodemaybepulleddown,sooutputgoesup.40第四十頁(yè)，共43頁(yè)。第四十頁(yè)，共43頁(yè)。WhyDomino?ClkClkIniPDNInjIniInjPDNIniPDNInjIniPDNInjLikefallingdominos!41第四十一頁(yè)，共43頁(yè)。第四十一頁(yè)，共4