電子設(shè)計(jì)自動(dòng)化知到章節(jié)答案智慧樹(shù)2023年濱州學(xué)院

電子設(shè)計(jì)自動(dòng)化知到章節(jié)測(cè)試答案智慧樹(shù)2023年最新濱州學(xué)院第一章測(cè)試請(qǐng)指出AlteraCyclone系列中的EP1C6Q240C8這個(gè)器件是屬于（）

參考答案:

FPGA下列對(duì)CPLD結(jié)構(gòu)與工作原理的描述中，正確的（）

參考答案:

在Xilinx公司生產(chǎn)的器件中，XC9500系列屬CPLD結(jié)構(gòu)下面哪個(gè)是FPGA的可編程結(jié)構(gòu)（）

參考答案:

查找表（LUT）IP核在EDA技術(shù)和開(kāi)發(fā)中具有十分重要的地位，IP是指（）

參考答案:

知識(shí)產(chǎn)權(quán)下列哪個(gè)是硬件描述語(yǔ)言的英文縮寫（）

參考答案:

HDL第二章測(cè)試VHDL語(yǔ)言中用于存放用戶設(shè)計(jì)和定義的一些設(shè)計(jì)單元和程序包的工作庫(kù)是（）

參考答案:

WORK庫(kù)在VHDL標(biāo)識(shí)符命名規(guī)則中，以（）開(kāi)頭的標(biāo)識(shí)符是正確的。

參考答案:

字母不符合VHDL標(biāo)準(zhǔn)的標(biāo)識(shí)符是（）

參考答案:

%50對(duì)于信號(hào)和變量，哪一個(gè)是不正確的（）

參考答案:

變量的賦值符號(hào)是VHDL程序中，實(shí)體描述（）

參考答案:

器件外部特性**第三章測(cè)試必須在庫(kù)和程序包中提前聲明才能使用的數(shù)據(jù)類型是（）

參考答案:

STD_LOGIC關(guān)于VHDL數(shù)據(jù)類型，正確的是（）

參考答案:

用戶可以定義子類型使用STD_LOGIG_1164中的數(shù)據(jù)類型時(shí)（）

參考答案:

必須在庫(kù)和包集合中聲明STD_LOGIC數(shù)據(jù)類型中定義的強(qiáng)未知字符是（）

參考答案:

XVHDL數(shù)據(jù)類型轉(zhuǎn)換函數(shù)用于實(shí)現(xiàn)VHDL中各種數(shù)據(jù)類型互相轉(zhuǎn)換。（）

參考答案:

對(duì)第四章測(cè)試CASE語(yǔ)句最末一個(gè)條件句中的選擇必須是“WHENOTHERS=>“NULL”。（）

參考答案:

錯(cuò)完整的條件語(yǔ)句，可以實(shí)現(xiàn)（）的設(shè)計(jì)。

參考答案:

組合電路在VHDL中，IF語(yǔ)句是（）語(yǔ)句。

參考答案:

順序下列哪個(gè)不是賦值語(yǔ)句的構(gòu)成（）

參考答案:

元件在VHDL中，用以下哪個(gè)語(yǔ)句表示clock的上升沿（）

參考答案:

clock’EVENTANDclock=‘1’第五章測(cè)試在QuartusⅡ中，工作文件夾不允許建在根目錄內(nèi)或桌面上。（）

參考答案:

對(duì)利用QuartusⅡ只能進(jìn)行時(shí)序仿真。（）

參考答案:

錯(cuò)QuartusII是（）

參考答案:

EDA工具軟件基于EDA的FPGA設(shè)計(jì)流程，下面哪個(gè)是正確的（）。

參考答案:

設(shè)計(jì)輸入→功能仿真→綜合→適配→編程下載→硬件測(cè)試VHDL文本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息Error:expectedchoicesincasestatement其錯(cuò)誤原因是（）。

參考答案:

沒(méi)有將CASE語(yǔ)句中表達(dá)式的所有取值都列舉出來(lái)第六章測(cè)試下列哪一個(gè)語(yǔ)句不屬于并行語(yǔ)句？（）

參考答案:

CASE語(yǔ)句下列哪些語(yǔ)句屬于并行信號(hào)賦值語(yǔ)句（）

參考答案:

條件信號(hào)賦值語(yǔ)句;選擇信號(hào)賦值語(yǔ)句;簡(jiǎn)單信號(hào)賦值語(yǔ)句VHDL運(yùn)算符優(yōu)先級(jí)的說(shuō)法不正確的是（）。

參考答案:

AND和NOT屬于同一個(gè)優(yōu)先級(jí)下列哪個(gè)操作符是將位矢向左移，右邊跟進(jìn)的位補(bǔ)零？（）

參考答案:

SLLVHDL語(yǔ)言的運(yùn)算操作包括了邏輯運(yùn)算符、關(guān)系運(yùn)算符、乘法運(yùn)算符等，它們?nèi)叩膬?yōu)先級(jí)是相同的。（）

參考答案:

錯(cuò)第七章測(cè)試關(guān)于進(jìn)程中的信號(hào)賦值語(yǔ)句，說(shuō)法不正確的是（）

參考答案:

當(dāng)進(jìn)程中同一信號(hào)有多個(gè)賦值源時(shí)，執(zhí)行最前面的語(yǔ)句。VHDL中用于仿真建模的延時(shí)模型有（）

參考答案:

固有延時(shí);傳輸延時(shí)用INOUT端口模式設(shè)計(jì)雙向端口也必須考慮三態(tài)的使用。（）

參考答案:

對(duì)信號(hào)和變量在結(jié)構(gòu)體中的定義位置一樣。（）

參考答案:

錯(cuò)仿真δ，是仿真軟件的最小分辨時(shí)間。（）

參考答案:

對(duì)第八章測(cè)試狀態(tài)機(jī)編碼方式中，占用觸發(fā)器較多，但其簡(jiǎn)單的編碼方式可減少狀態(tài)譯碼組合邏輯資源，且易于控制非法狀態(tài)的編碼方式是（）

參考答案:

一位熱碼編碼從狀態(tài)表達(dá)方式上分，用VHDL設(shè)計(jì)的狀態(tài)機(jī)可以分為哪幾種不同形式（）

參考答案:

確定狀態(tài)編碼的狀態(tài)機(jī);符號(hào)化狀態(tài)機(jī)與Mealy型狀態(tài)機(jī)相比，Moore型狀態(tài)機(jī)的輸出變化要延遲一個(gè)周期。（）

參考答案:

對(duì)順序編碼使用的觸發(fā)器數(shù)量最少，但剩余的非法狀態(tài)較多，容錯(cuò)技術(shù)較復(fù)雜。（）

參考答案:

錯(cuò)VHDL主控時(shí)序進(jìn)程是指負(fù)責(zé)狀態(tài)機(jī)運(yùn)轉(zhuǎn)和在時(shí)鐘驅(qū)動(dòng)下負(fù)責(zé)狀態(tài)轉(zhuǎn)換的進(jìn)程。（）

參考答案:

對(duì)第九章測(cè)試VHDL子程序的兩種類型是（）

參考答案:

函數(shù);過(guò)程VHDL子程序中，過(guò)程和函數(shù)的調(diào)用方式一樣。（）

參考答案:

錯(cuò)VHDL函數(shù)由函數(shù)首和函數(shù)體兩部分組成，在程序包中必須定義函數(shù)首，在進(jìn)