一種新型的全數(shù)字短波接收機的解析

精品文檔-下載后可編輯一種新型的全數(shù)字短波接收機的解析軟件無線電的基本思想是以一個通用、標準、模塊化的硬件平臺為依托，通過軟件編程來實現(xiàn)無線電臺的各種功能，從基于硬件、面向用途的電臺設計方法中解放出來。功能的軟件化實現(xiàn)勢力要求減少功能單一、靈活性差的硬件電路，尤其是減少模擬環(huán)節(jié)，把數(shù)字化處理（A/D和D/A變換）盡量靠近天線。軟件無線電強調體系結構的開放性和全面可編程性，通過軟件更新改變硬件配置結構，實現(xiàn)新的功能。軟件無線電采用標準的、高性能的開放式總線結構，以利于硬件模塊的不斷升級和擴展。

軟件無線電的概念自問世以來就受到廣大系統(tǒng)工程師的普遍重視，成為大型系統(tǒng)設計的目標。本文遵循軟件無線電的設計理念，參考了多個系統(tǒng)設計實例，提出了一種新的軟件無線電模型，并以其為指導來設計全數(shù)字短波接收機。在給出某軍用新型全數(shù)字短波接收機的主要功能和系統(tǒng)結構的基礎上，深入分析了設計的難點及解決的方法。

1一種軟件無線電的新模型

近年來，軟件無線電在眾多領域（尤其是在無線通信領域）有了廣泛的應用。隨著軟件無線電由理論向實用的不斷推廣，有必要建立一種高效、實用的系統(tǒng)模型，并在此模型的基礎上進行軟件無線電系統(tǒng)的開發(fā)和研制。理想的軟件無線電要求直接對射頻信號進行數(shù)字化，由數(shù)字信號處理器（DSP）完成所有的調制、解調和濾波等信號處理功能。如有必要，還需將處理完的數(shù)據(jù)送往高速數(shù)模轉換器（DAC）直接轉換成模擬信號，經(jīng)放大后輸出。理想軟件無線電的結構模型包括模數(shù)轉換器（ADC）、DSP和DAC。

射頻信號經(jīng)放大后被模擬下變頻，得到帶寬約為30M的中頻信號。在滿足采樣定理的前提下，對中頻信號進行低通采樣。中頻數(shù)字信號的速率仍然很高，不適合直接送給DSP進行處理，可以先通過數(shù)字下變頻器將其變換到基帶，再送給數(shù)字處理單元。經(jīng)處理后的數(shù)字信號如果要調制發(fā)射，則可以先通過數(shù)字上變頻器，變換成中頻數(shù)字信號；然后經(jīng)高速DAC轉換成模擬信號后，再模擬上變頻；經(jīng)放大后由天線發(fā)射出去。如果不需要調制發(fā)射，可將數(shù)字處理單元處理后的信號經(jīng)數(shù)字接口或模擬接口直接輸出。

數(shù)字處理單元是整個模型的，也是分層概念的具體體現(xiàn)。主要由3部分構成：通用數(shù)字信號處理器、現(xiàn)場可編程門陣列（FPGA）和微控制單元（MCU）。根據(jù)它們對數(shù)據(jù)流的操作，可將其劃分為3個層次：運算層、控制層和管理層。數(shù)字處理單元分層模型如圖3所示。

數(shù)字信號處理（DigitalSignalProcessing，簡稱DSP）是一門涉及許多學科而又廣泛應用于許多領域的新興學科。20世紀60年代以來，隨著計算機和信息技術的飛速發(fā)展，數(shù)字信號處理技術應運而生并得到迅速的發(fā)展。數(shù)字信號處理是一種通過使用數(shù)學技巧執(zhí)行轉換或提取信息，來處理現(xiàn)實信號的方法，這些信號由數(shù)字序列表示。在過去的二十多年時間里，數(shù)字信號處理已經(jīng)在通信等領域得到極為廣泛的應用。德州儀器、Freescale等半導體廠商在這一領域擁有很強的實力。

DSP是整個系統(tǒng)的計算，用來完成調制、解調和濾波等功能，它主要是對透明的數(shù)據(jù)流進行運算處理，所以DSP被認為是運算層設備。FPGA主要用于實現(xiàn)數(shù)據(jù)格式的轉換、數(shù)據(jù)的組幀、數(shù)據(jù)鏈路的重組等，是整個系統(tǒng)的數(shù)據(jù)交換通路，可以根據(jù)上層命令控制數(shù)據(jù)的流向，所以FPGA是控制層設備。MCU主要提供人機接口，如運行嵌入式操作系統(tǒng)，對整個系統(tǒng)的工作情況進行監(jiān)測管理，所以MCU可以劃分為管理層設備。

2全數(shù)字短波接收機的主要功能及系統(tǒng)結構

某軍用全數(shù)字短波接收機就是基于上述軟件無線電的分層模型而設計的，主要實現(xiàn)短波全頻段信號的快速搜索、解調與分析。具體功能分為以下幾大類。

（1）頻帶掃描：將整個短波頻段以2M帶寬進行劃分，系統(tǒng)對全頻段或某個特定頻段進行掃描。通過FFT計算頻譜，根據(jù)參考門限來確定信號的有無，并將結果上報。由于選用高性能的DSP，掃描速率可以達到500MHz。

（2）跳頻信號搜索：系統(tǒng)在1M帶寬內，計算信號頻譜，統(tǒng)計出跳頻集，計算出跳速、跳寬，并將其上報，同時有可能要引導激勵器進行干擾。

（3）特征信號搜索：對特定信號（如ALE和LINK11）進行搜索，DSP計算高分辨率頻譜（12Hz），再進行具體特征分析、模板匹配等操作，確定特征信號的有無，以及頻率點位置，為特征信號解調提供依據(jù)。

（4）信號分析：對指定頻帶內的信號進行實時分析，給出其調制方式及各種調制參數(shù)。同時可以進行解調。

（5）高速采樣：將短波射頻信號數(shù)字化后，不經(jīng)過數(shù)字下變頻，直接經(jīng)FPGA組幀后送給DSP，存到其外部存儲器中。然后打包上報，以便于對短波信號做進一步研究分析。

全數(shù)字短波接收機的結構框圖如圖4所示。

（1）ADC：對模擬輸入信號進行低通采樣，采樣率為80M。為了達到80dB的動態(tài)，選用的是14位的ADC。由于直接低通采樣，所以前端的器件很少，使得整個設備是便攜式的，可以背負或手提。采樣后的數(shù)據(jù)流同時送往PDC和FPGA。

（2）PDC：對采樣信號進行數(shù)字下變頻，輸出基帶信號。PDC的載頻、濾波器和增益都是可編程的，可以靈活地進行設置。PDC的配置是影響系統(tǒng)性能的關鍵因素之一，如配置的速度會影響頻帶掃描的速度、濾波器的設計會影響輸出基帶信號的信噪比。輸出的基帶信號送給FPGA。

（3）FPGA：是整個系統(tǒng)的控制中心，它控制系統(tǒng)數(shù)據(jù)流的走向，負責數(shù)據(jù)鏈路的搭建。在不同的工作模式下，F(xiàn)PGA會選擇接收不同數(shù)據(jù)源（PDC或ADC）的數(shù)據(jù)，對其進行格式變換、組幀，然后送往DSP單元的不同接口，同時將經(jīng)DSP單元處理過的數(shù)據(jù)輸送到不同的目的地。所以FPGA是分層模型中連接上層和下層的橋梁，是保證整個軟件無線電平臺靈活通用的關鍵器件。

（4）DSP單元：由2塊DSP及其外圍SDRAM構成。由于整個系統(tǒng)功能復雜，故選用2塊高性能的浮點DSP。此外選用TI公司的TMS320C6713，分別作為主DSP和從DSP。主、從DSP都有外掛的SDRAM，以實現(xiàn)對程序空間和數(shù)據(jù)空間的擴展。DSP主要完成對基帶信號的處理，在不同的工作模式下，主、從DSP分別完成不同的功能。DSP是整個系統(tǒng)的心臟，它的運算速度是決定系統(tǒng)能否正常工作的關鍵。C6713可以工作在200MHz，加上內部強大的并行指令體系和流水線結構，能滿足系統(tǒng)的實時性要求。

（5）MCU單元：包括ARM芯片（S3C4510B）及其外設，如FLASH、SDRAM和網(wǎng)絡接口芯片等。在ARM芯片中運行一個嵌入式操作系統(tǒng)（uClinux），實現(xiàn)對系統(tǒng)的管理和與外界的接口。外部接口分為2種：遠程百兆以太網(wǎng)接口和本地主機接口?？梢詮倪h程端和本機同時控制系統(tǒng)的運行，觀測運行的結果。ARM由遠程或本機事件觸發(fā)后，向下層轉發(fā)命令，從而控制數(shù)據(jù)鏈路的重組及計算模塊的調度。所以MCU單元是系統(tǒng)的管理，它提供人機接口，是關系到系統(tǒng)可用性和穩(wěn)定性的重要部件。

（6）RS422驅動：激勵器是軍事對抗中不可缺少的設備。接收機在感興趣的頻點搜索到信號后，可能要立即引導激勵器進行干擾。為了保證響應速度，選用了RS422接口將數(shù)據(jù)快速傳送給激勵器。

（7）DAC：將解調的話音信號轉換并輸出。

3全數(shù)字短波接收機的設計難點及解決方法

（1）采樣率高，導致系統(tǒng)工作頻率高，大部分接口的數(shù)據(jù)流速率也很高。所以必須依照高速數(shù)字系統(tǒng)設計的原則，減少系統(tǒng)的電磁干擾，以保證信號的完整性。FPGA是整個系統(tǒng)的數(shù)據(jù)交換中心，它的設計顯得尤為重要。此處選用的是VERTEXII系列FPGA，其內部含有數(shù)控電阻（DigitalControlledImpedance，DCI），可以用來對傳輸線進行匹配，而且隨著外界環(huán)境（如溫度）的變化，能自動進行調節(jié)。不需要在芯片外部再接匹配電阻，減少了電路板的面積及布線的難度。

（2）由于FPGA的全局時鐘頻率很高（100MHz），因此FPGA邏輯的設計至關重要。模塊化、層次化是大型設計所必需的。合理的功能定義、模塊分割是關系到電路終能否達到性能要求的關鍵。在源代碼（VHDL語言）設計過程中，盡量采用流水線結構，減少子器件（如VHDL中的一個PROCESS）中的邏輯傳遞深度，以達到時鐘頻率的要求。

（3）主、從DSP之間的通信是制約系統(tǒng)性能、提高系統(tǒng)魯棒性的重要因素。在多數(shù)情況下，主、從DSP之間有大量的數(shù)據(jù)要傳輸。例如，從DSP進行FFT運算，然后將頻譜上報給主DSP。如果主、從DSP之間的通信速率不夠高，或是不穩(wěn)定，勢必影響整個系統(tǒng)的性能。為此采用DSP的HPI接口（Host-PortInterface）。主、從DSP之間的通信接口如圖5所示。

主DSP通過異步RAM接口訪問從DSP的HPI接口，數(shù)據(jù)線直接相連。異步RAM控制線連到FPGA，由FPGA作必要的邏輯轉換后與HPI控制線相連。在此方式下，主DSP進行2次RAM操作就可以訪問1次HPI（分別訪問高位和低位），即完成1個字（32位）的讀寫，速率相當高，可達50MBps。

（4）系統(tǒng)將搜索和分析功能整合在一起，導致DSP的程序量很大，不能完全放在片內（片內只有192KB空間）。所以有些代碼段和大部分的數(shù)據(jù)段都要放在片外的SDRAM中，訪問片外的速度要比訪問片內慢得多。為