計算機組成原理存儲系統(tǒng)和結(jié)構(gòu)詳解

計算機組成原理存儲系統(tǒng)和結(jié)構(gòu)詳解演示文稿現(xiàn)在是1頁\一共有144頁\編輯于星期二優(yōu)選計算機組成原理存儲系統(tǒng)和結(jié)構(gòu)現(xiàn)在是2頁\一共有144頁\編輯于星期二3本章學習要求了解：存儲器的分類方法和存儲系統(tǒng)的層次理解：主存儲器的基本結(jié)構(gòu)、存儲單元和主存儲器的主要技術(shù)指標掌握：數(shù)據(jù)在主存中的存放方法了解：半導體隨機存儲器（靜態(tài)RAM和動態(tài)RAM）的基本存儲原理理解：動態(tài)RAM的刷新了解：RAM芯片的基本結(jié)構(gòu)理解：各種不同類型的ROM掌握：主存儲器容量的各種擴展方法理解：主存儲器和CPU的軟連接了解：Cache存儲系統(tǒng)和虛擬存儲器的概念現(xiàn)在是3頁\一共有144頁\編輯于星期二45.1存儲系統(tǒng)的組成存儲系統(tǒng)和存儲器是兩個不同的概念，下面首先介紹各種不同用途的存儲器，然后討論它們是如何構(gòu)成一個存儲系統(tǒng)的?，F(xiàn)在是4頁\一共有144頁\編輯于星期二55.1.1存儲器分類

1.按存儲器在計算機系統(tǒng)中的作用分類⑴高速緩沖存儲器

高速緩沖存儲器用來存放正在執(zhí)行的程序段和數(shù)據(jù)。高速緩沖存儲器的存取速度可以與CPU的速度相匹配，但存儲容量較小，價格較高。⑵主存儲器

主存用來存放計算機運行期間所需要的程序和數(shù)據(jù)，CPU可直接隨機地進行讀/寫訪問?，F(xiàn)在是5頁\一共有144頁\編輯于星期二6

⑶輔助存儲器

輔助存儲器用來存放當前暫不參與運行的程序和數(shù)據(jù)以及一些需要永久性保存的信息。輔存設在主機外部，CPU不能直接訪問它。輔存中的信息必須通過專門的程序調(diào)入主存后，CPU才能使用?，F(xiàn)在是6頁\一共有144頁\編輯于星期二7⑴隨機存取存儲器RAMCPU可以對存儲器中的內(nèi)容隨機地存取，CPU對任何一個存儲單元的寫入和讀出時間是一樣的，即存取時間相同，與其所處的物理位置無關(guān)。⑵只讀存儲器ROM

ROM可以看作RAM的一種特殊形式，其特點是：存儲器的內(nèi)容只能隨機讀出而不能寫入。這類存儲器常用來存放那些不需要改變的信息。2.按存取方式分類現(xiàn)在是7頁\一共有144頁\編輯于星期二8⑶順序存取存儲器SAMSAM的內(nèi)容只能按某種順序存取，存取時間的長短與信息在存儲體上的物理位置有關(guān)。⑷直接存取存儲器DAM存取方式介于RAM和SAM兩者之間。當要存取所需的信息時，第一步直接指向整個存儲器中的某個小區(qū)域；第二步在小區(qū)域內(nèi)順序檢索或等待，直至找到目的地后再進行讀/寫操作?，F(xiàn)在是8頁\一共有144頁\編輯于星期二9⑴磁芯存儲器采用磁性材料，利用兩種不同的剩磁狀態(tài)表示“1”或“0”。⑵半導體存儲器主要有MOS型和雙極型兩大類。MOS型存儲器集成度高、功耗低、價格便宜、存取速度較慢；雙極型存儲器存取速度快、集成度較低、功耗較大、成本較高。3.按存儲介質(zhì)分類現(xiàn)在是9頁\一共有144頁\編輯于星期二10⑶磁表面存儲器

在金屬或塑料基體上，涂復一層磁性材料，用磁層存儲信息，常見的有磁盤、磁帶等。由于它的容量大、價格低、存取速度慢，故多用作輔助存儲器。⑷光存儲器采用激光技術(shù)控制訪問的存儲器，一般分為只讀式、一次寫入式、可讀寫式3種，它們的存儲容量都很大，是目前使用非常廣泛的輔助存儲器?，F(xiàn)在是10頁\一共有144頁\編輯于星期二11斷電后，存儲信息即消失的存儲器，稱易失性存儲器。斷電后信息仍然保存的存儲器，稱非易失性存儲器。如果某個存儲單元所存儲的信息被讀出時，原存信息將被破壞，則稱破壞性讀出；如果讀出時，被讀單元原存信息不被破壞，則稱非破壞性讀出。具有破壞性讀出的存儲器，每當一次讀出操作之后，必須緊接一個重寫（再生）的操作，以便恢復被破壞的信息。

4.按信息的可保存性分類

現(xiàn)在是11頁\一共有144頁\編輯于星期二125.1.2存儲系統(tǒng)層次結(jié)構(gòu)為了解決存儲容量、存取速度和價格之間的矛盾，通常把各種不同存儲容量、不同存取速度的存儲器，按一定的體系結(jié)構(gòu)組織起來，形成一個統(tǒng)一整體的存儲系統(tǒng)。

現(xiàn)在是12頁\一共有144頁\編輯于星期二存儲器的層次結(jié)構(gòu)13現(xiàn)在是13頁\一共有144頁\編輯于星期二14多級存儲層次圖5-1多級存儲層次現(xiàn)在是14頁\一共有144頁\編輯于星期二15Cache－主存存儲層次

Cache存儲系統(tǒng)是為解決主存速度不足而提出來的。從CPU看，速度接近Cache的速度，容量是主存的容量，每位價格接近于主存的價格。由于Cache存儲系統(tǒng)全部用硬件來調(diào)度，因此它對系統(tǒng)程序員和應用程序員都是透明的。圖5-2(a)

Cache存儲系統(tǒng)現(xiàn)在是15頁\一共有144頁\編輯于星期二16主存?輔存存儲層次（虛擬存儲系統(tǒng)）

虛擬存儲系統(tǒng)是為解決主存容量不足而提出來的。從CPU看，速度接近主存的速度，容量是虛擬的地址空間，每位價格是接近于輔存的價格。由于虛擬存儲系統(tǒng)需要通過操作系統(tǒng)來調(diào)度，因此對系統(tǒng)程序員是不透明的，但對應用程序員是透明的。圖5-2(b)

虛擬存儲系統(tǒng)現(xiàn)在是16頁\一共有144頁\編輯于星期二17主存儲器是整個存儲系統(tǒng)的核心，它用來存放計算機運行期間所需要的程序和數(shù)據(jù)，CPU可直接隨機地對它進行訪問。5.2主存儲器的組織現(xiàn)在是17頁\一共有144頁\編輯于星期二18

主存通常由存儲體、地址譯碼驅(qū)動電路、I/O和讀寫電路組成。

圖5-3主存的組成框圖5.2.1主存儲器的基本結(jié)構(gòu)現(xiàn)在是18頁\一共有144頁\編輯于星期二19存儲體是主存儲器的核心，程序和數(shù)據(jù)都存放在存儲體中。地址譯碼驅(qū)動電路實際上包含譯碼器和驅(qū)動器兩部分。譯碼器將地址總線輸入的地址碼轉(zhuǎn)換成與之對應的譯碼輸出線上的有效電平，以表示選中了某一存儲單元，然后由驅(qū)動器提供驅(qū)動電流去驅(qū)動相應的讀寫電路，完成對被選中存儲單元的讀寫操作。

I/O和讀寫電路包括讀出放大器、寫入電路和讀寫控制電路，用以完成被選中存儲單元中各位的讀出和寫入操作?，F(xiàn)在是19頁\一共有144頁\編輯于星期二2023/4/25201.主存的基本組成結(jié)構(gòu)存儲體驅(qū)動器譯碼器MAR控制電路讀寫電路MDR地址總線數(shù)據(jù)總線讀寫……………現(xiàn)在是20頁\一共有144頁\編輯于星期二21

位是二進制數(shù)的最基本單位，也是存儲器存儲信息的最小單位。一個二進制數(shù)由若干位組成，當這個二進制數(shù)作為一個整體存入或取出時，這個數(shù)稱為存儲字。存放存儲字或存儲字節(jié)的主存空間稱為存儲單元或主存單元，大量存儲單元的集合構(gòu)成一個存儲體，為了區(qū)別存儲體中的各個存儲單元，必須將它們逐一編號。存儲單元的編號稱為地址，地址和存儲單元之間有一對一的對應關(guān)系。5.2.2主存儲器的存儲單元

現(xiàn)在是21頁\一共有144頁\編輯于星期二2023/4/2522編址單位：存儲器中可尋址的最小單位。①按字節(jié)編址：相鄰的兩個單元是兩個字節(jié)。②按字編址：相鄰的兩個單元是兩個字。例：一個32位字長的按字節(jié)尋址計算機，一個存儲器字中包含四個可單獨尋址的字節(jié)單元，當需要訪問一個字，即同時訪問4個字節(jié)時，可以按地址的整數(shù)邊界進行存取。可以由地址的低兩位來區(qū)分不同的字節(jié)。存儲單元的編址現(xiàn)在是22頁\一共有144頁\編輯于星期二23

IBM370機是字長為32位的計算機，主存按字節(jié)編址，每一個存儲字包含4個單獨編址的存儲字節(jié)，它被稱為大端方案，即字地址等于最高有效字節(jié)地址，且字地址總是等于4的整數(shù)倍，正好用地址碼的最末兩位來區(qū)分同一個字的4個字節(jié)。

圖5-4(a)現(xiàn)在是23頁\一共有144頁\編輯于星期二24

PDP-11機是字長為16位的計算機，主存也按字節(jié)編址，每一個存儲字包含2個單獨編址的存儲字節(jié)，它被稱為小端方案，即字地址等于最低有效字節(jié)地址，且字地址總是等于2的整數(shù)倍，正好用地址碼的最末1位來區(qū)分同一個字的兩個字節(jié)。

圖5-4(b)

現(xiàn)在是24頁\一共有144頁\編輯于星期二255.2.3主存儲器的主要技術(shù)指標

1.存儲容量對于字節(jié)編址的計算機，以字節(jié)數(shù)來表示存儲容量；

對于字編址的計算機，以字數(shù)與其字長的乘積來表示存儲容量。

如某機的主存容量為64K×16，表示它有64K個存儲單元，每個存儲單元的字長為16位，若改用字節(jié)數(shù)表示，則可記為128K字節(jié)（128KB）?，F(xiàn)在是25頁\一共有144頁\編輯于星期二262.存取速度⑴存取時間Ta

存取時間又稱為訪問時間或讀寫時間，它是指從啟動一次存儲器操作到完成該操作所經(jīng)歷的時間。例如：讀出時間是指從CPU向主存發(fā)出有效地址和讀命令開始，直到將被選單元的內(nèi)容讀出為止所用的時間；寫入時間是指從CPU向主存發(fā)出有效地址和寫命令開始，直到信息寫入被選中單元為止所用的時間。顯然Ta越小，存取速度越快。現(xiàn)在是26頁\一共有144頁\編輯于星期二27

⑵存取周期Tm

存取周期又可稱作讀寫周期、訪內(nèi)周期，是指主存進行一次完整的讀寫操作所需的全部時間，即連續(xù)兩次訪問存儲器操作之間所需要的最短時間。顯然，一般情況下，Tm＞Ta?，F(xiàn)在是27頁\一共有144頁\編輯于星期二28⑶主存帶寬Bm主存的帶寬又稱為數(shù)據(jù)傳輸率，表示每秒從主存進出信息的最大數(shù)量，單位為字/S或字節(jié)/S或位/S

。目前，主存提供信息的速度還跟不上CPU處理指令和數(shù)據(jù)的速度，所以，主存的帶寬是改善計算機系統(tǒng)瓶頸的一個關(guān)鍵因素。為了提高主存的帶寬，可以采取的措施有：縮短存取周期；增加存儲字長；增加存儲體?，F(xiàn)在是28頁\一共有144頁\編輯于星期二293.可靠性可靠性是指在規(guī)定的時間內(nèi)，存儲器無故障讀寫的概率。通常，用平均無故障時間MTBF來衡量可靠性。4.功耗功耗是一個不可忽視的問題，它反映了存儲器件耗電的多少，同時也反映了其發(fā)熱的程度。通常希望功耗要小，這對存儲器件的工作穩(wěn)定性有好處。大多數(shù)半導體存儲器的工作功耗與維持功耗是不同的，后者大大地小于前者。現(xiàn)在是29頁\一共有144頁\編輯于星期二305.2.4數(shù)據(jù)在主存中的存放

在采用字節(jié)編址的情況下，數(shù)據(jù)在主存儲器中的3種不同存放方法。設存儲字長為64位（8個字節(jié)），即一個存取周期最多能夠從主存讀或?qū)?4位數(shù)據(jù)。讀寫的數(shù)據(jù)有4種不同長度，它們分別是字節(jié)（8位）、半字（16位）、單字（32位）和雙字（64位）。請注意：此例中數(shù)據(jù)字長（32位）不等于存儲字長（64位）。字節(jié)半字單字雙字現(xiàn)在是30頁\一共有144頁\編輯于星期二例題：某機字長32位，主存儲器按字節(jié)編址，現(xiàn)有４種不同長度的數(shù)據(jù)（字節(jié)、半字、單字、雙字），請采用一種既節(jié)省存儲空間，又能保證任何長度的數(shù)據(jù)都在單個存取周期內(nèi)完成讀寫的方法，將一批數(shù)據(jù)順序地存入主存，畫出主存中數(shù)據(jù)的存放示意圖。這批數(shù)據(jù)一共有10個，它們依次為字節(jié)、半字、雙字、單字、字節(jié)、單字、雙字、半字、單字、字節(jié)。31現(xiàn)在是31頁\一共有144頁\編輯于星期二依次為字節(jié)、半字、雙字、單字、字節(jié)、單字、雙字、半字、單字、字節(jié)32現(xiàn)在是32頁\一共有144頁\編輯于星期二33主存儲器通常分為RAM和ROM兩大部分。RAM可讀可寫，ROM只能讀不能寫。5.3半導體隨機存儲器和只讀存儲器現(xiàn)在是33頁\一共有144頁\編輯于星期二34存放一個二進制位的物理器件稱為記憶單元，它是存儲器的最基本構(gòu)件，地址碼相同的多個記憶單元構(gòu)成一個存儲單元。記憶單元可以由各種材料制成，但最常見的由MOS電路組成。RAM又可分為靜態(tài)RAM，即SRAM（StaticRAM）和動態(tài)RAM，即DRAM（DynamicRAM）兩種。5.3.1RAM記憶單元電路現(xiàn)在是34頁\一共有144頁\編輯于星期二351.6管SRAM記憶單元電路

SRAM記憶單元是用雙穩(wěn)態(tài)觸發(fā)器來記憶信息的，從圖5-6中可以看出，T1～T6管構(gòu)成一個記憶單元的主體，能存放一位二進制信息，其中：T1、T2

管構(gòu)成存儲信息的雙穩(wěn)態(tài)觸發(fā)器；T3、T4管構(gòu)成門控電路，控制讀寫操作；T5、T6是T1、T2管的負載管。SRAM的存取速度快，但集成度低，功耗也較大，所以一般用來組成高速緩沖存儲器和小容量主存系統(tǒng)?，F(xiàn)在是35頁\一共有144頁\編輯于星期二366管SRAM記憶單元電路圖5-66管SRAM記憶單元電路

現(xiàn)在是36頁\一共有144頁\編輯于星期二2023/4/2537隨機存取存儲器(RAM)(1)靜態(tài)RAM基本電路A′觸發(fā)器非端1T4T~觸發(fā)器5TT6、行開關(guān)7TT8、列開關(guān)7TT8、一列共用A觸發(fā)器原端T1~T4T5T6T7T8A′A寫放大器寫放大器DIN寫選擇讀選擇DOUT讀放位線A位線A′列地址選擇行地址選擇T1~T4現(xiàn)在是37頁\一共有144頁\編輯于星期二2023/4/2538T1~T4T5T6T7T8A′ADIN位線A位線A′列地址選擇行地址選擇寫放寫放讀放DOUT寫選擇讀選擇①靜態(tài)RAM基本電路的寫操作行選T5、T6開

兩個寫放DIN列選T7、T8開（左）

反相T5A′（右）

T8T6ADINDINT7寫選擇有效T1~T4現(xiàn)在是38頁\一共有144頁\編輯于星期二2023/4/2539A′T1

~T4T5T6T7T8A寫放大器寫放大器DIN寫選擇讀選擇讀放位線A位線A′列地址選擇行地址選擇DOUT②靜態(tài)RAM基本電路的讀操作行選

T5、T6開T7、T8開列選讀放DOUTVAT6T8DOUT讀選擇有效現(xiàn)在是39頁\一共有144頁\編輯于星期二402.4管DRAM記憶單元電路如果將前述6管SRAM記憶單元電路中的兩個負載管（T5、T6）去掉，便形成4管DRAM記憶單元電路。負載回路斷開后，保持狀態(tài)時沒有外加電源供電，因而T1、T2管不再構(gòu)成雙穩(wěn)態(tài)觸發(fā)器，所以動態(tài)MOS記憶單元是靠MOS電路中的柵極電容C1、C2來存儲信息的。DRAM集成度高，功耗小，但存取速度慢，一般用來組成大容量主存系統(tǒng)?，F(xiàn)在是40頁\一共有144頁\編輯于星期二414管DRAM記憶單元電路圖5-74管DRAM記憶單元電路現(xiàn)在是41頁\一共有144頁\編輯于星期二423.單管DRAM記憶單元進一步減少記憶單元中MOS管的數(shù)目可形成更簡單的3管DRAM記憶單元或單管DRAM記憶單元。單管動態(tài)記憶單元由一個MOS管T1和一個存儲電容C構(gòu)成。顯然，單管DRAM記憶單元與4管DRAM記憶單元比較，具有功耗更小、集成度更高的優(yōu)點。現(xiàn)在是42頁\一共有144頁\編輯于星期二43單管DRAM記憶單元電路圖5-8單管DRAM記憶單元電路現(xiàn)在是43頁\一共有144頁\編輯于星期二2023/4/2544動態(tài)RAM基本單元電路讀出時數(shù)據(jù)線有電流為“1”數(shù)據(jù)線CsT字線01寫入時CS充電為“1”放電為“0”T無電流有電流現(xiàn)在是44頁\一共有144頁\編輯于星期二451.概念為了維持DRAM記憶單元的存儲信息，每隔一定時間必須刷新。一般選定的最大刷新間隔為2ms或4ms甚至更大，也就是說，應在規(guī)定的時間內(nèi)，將全部存儲體刷新一遍。刷新和重寫（再生）的區(qū)分:

重寫是隨機的，某個存儲單元只有在破壞性讀出之后才需要重寫。

刷新是定時的，即使許多記憶單元長期未被訪問，若不及時補充電荷的話，信息也會丟失。

重寫是按存儲單元進行的，而刷新通常以存儲體矩陣中的一行為單位進行的。5.3.2動態(tài)RAM的刷新現(xiàn)在是45頁\一共有144頁\編輯于星期二462.刷新方式⑴集中刷新方式在允許的最大刷新間隔（如2ms）內(nèi)，按照存儲芯片容量的大小集中安排若干個刷新周期，刷新時停止讀寫操作。

刷新時間=存儲矩陣行數(shù)×刷新周期這里刷新周期是指刷新一行所需要的時間，由于刷新過程就是“假讀”的過程，所以刷新周期就等于存取周期。現(xiàn)在是46頁\一共有144頁\編輯于星期二47

對具有1024個記憶單元（32×32的存儲矩陣）的存儲芯片進行刷新，刷新是按行進行的，且每刷新一行占用一個存取周期，所以共需32個周期以完成全部記憶單元的刷新。假設存取周期為500ns（0.5

μs），從0～3967個周期內(nèi)進行讀寫操作或保持，而從3968～3999這最后32個周期集中安排刷新操作。圖5-9集中刷新方式示意圖刷新間隔（2ms）讀寫操作刷新013967396839993968個周期（1984μs）32個周期（16μs）……現(xiàn)在是47頁\一共有144頁\編輯于星期二48集中刷新方式的優(yōu)點是讀寫操作時不受刷新工作的影響，因此系統(tǒng)的存取速度比較高。主要缺點是在集中刷新期間必須停止讀寫，這一段時間稱為“死區(qū)”，而且存儲容量越大，死區(qū)就越長?，F(xiàn)在是48頁\一共有144頁\編輯于星期二49⑵分散刷新方式把刷新操作分散到每個存取周期內(nèi)進行，系統(tǒng)的存取周期被分為兩部分，前一部分時間進行讀寫操作或保持，后一部分時間進行刷新操作。在一個系統(tǒng)存取周期內(nèi)刷新存儲矩陣中的一行。該方式增加了系統(tǒng)的存取周期，如存儲芯片的存取周期為0.5s，則系統(tǒng)的存取周期應為1s。我們?nèi)砸郧笆龅?2×32矩陣為例，整個存儲芯片刷新一遍需要32s。圖5-10分散刷新方式示意圖刷新間隔（32μs）周期0周期1周期31讀寫讀寫讀寫刷新刷新刷新…現(xiàn)在是49頁\一共有144頁\編輯于星期二50分散刷新方式?jīng)]有死區(qū)，但有明顯的缺點:

第一是加長了系統(tǒng)的存取周期，降低了整機的速度；

第二是刷新過于頻繁（本例中每32s就重復刷新一遍），尤其是當存儲容量比較小的情況下，沒有充分利用所允許的最大刷新間隔（2ms）?，F(xiàn)在是50頁\一共有144頁\編輯于星期二51

⑶異步刷新方式這種刷新方式是前兩種方式的結(jié)合，它充分利用了最大刷新間隔時間，把刷新操作平均分配到整個最大刷新間隔時間內(nèi)進行，故有：相鄰兩行的刷新間隔=最大刷新間隔時間÷行數(shù)對于32×32矩陣，在2ms內(nèi)需要將32行刷新一遍，所以相鄰兩行的刷新時間間隔=2ms÷32=62.5s，即每隔62.5s安排一個刷新周期。在刷新時封鎖讀寫?，F(xiàn)在是51頁\一共有144頁\編輯于星期二52圖5-11異步刷新方式示意圖

異步刷新方式雖然也有死區(qū)，但比集中刷新方式的死區(qū)小得多，僅為0.5s。這樣可以避免使CPU連續(xù)等待過長的時間，而且減少了刷新次數(shù)，是比較實用的一種刷新方式。刷新間隔（2ms）讀寫讀寫讀寫刷新刷新刷新…62μs0.5μs62.5μs62.5μs現(xiàn)在是52頁\一共有144頁\編輯于星期二53為了控制刷新，往往需要增加刷新控制電路。刷新控制電路的主要任務是解決刷新和CPU訪問存儲器之間的矛盾。通常，當刷新請求和訪存請求同時發(fā)生時，應優(yōu)先進行刷新操作。也有些DRAM芯片本身具有自動刷新功能，即刷新控制電路在芯片內(nèi)部。3.刷新控制現(xiàn)在是53頁\一共有144頁\編輯于星期二54⑴刷新對CPU是透明的。⑵每一行中各記憶單元同時被刷新，故刷新操作時僅需要行地址，不需要列地址。⑶刷新操作類似于讀出操作，但不需要信息輸出。另外，刷新時不需要加片選信號，即整個存儲器中的所有芯片同時被刷新。⑷因為所有芯片同時被刷新，所以在考慮刷新問題時，應當從單個芯片的存儲容量著手，而不是從整個存儲器的容量著手。DRAM的刷新要注意的問題現(xiàn)在是54頁\一共有144頁\編輯于星期二551.RAM芯片RAM芯片通過地址線、數(shù)據(jù)線和控制線與外部連接。

地址線是單向輸入的，其數(shù)目與芯片容量有關(guān)。

如容量為1024×4時，地址線有10根；

容量為64K×1時，地址線有16根。

數(shù)據(jù)線是雙向的，既可輸入，也可輸出，其數(shù)目與數(shù)據(jù)位數(shù)有關(guān)。

如1024×4的芯片，數(shù)據(jù)線有4根；

64K×1的芯片，數(shù)據(jù)線只有1根。

控制線主要有讀寫控制線(R/W)和片選線兩種，

片選線用來決定該芯片是否被選中。5.3.3RAM芯片分析現(xiàn)在是55頁\一共有144頁\編輯于星期二56由于DRAM芯片集成度高，容量大，為了減少芯片引腳數(shù)量，DRAM芯片把地址線分成相等的兩部分，分兩次從相同的引腳送入。兩次輸入的地址分別稱為行地址和列地址，行地址由行地址選通信號送入存儲芯片，列地址由列地址選通信號送入存儲芯片。由于采用了地址復用技術(shù)，因此，DRAM芯片每增加一條地址線，實際上是增加了兩位地址，也即增加了4倍的容量。現(xiàn)在是56頁\一共有144頁\編輯于星期二57⑴單譯碼方式單譯碼方式又稱字選法，所對應的存儲器是字結(jié)構(gòu)的。容量為M個字的存儲器（M個字，每字b位），排列成M行×b列的矩陣，矩陣的每一行對應一個字，有一條公用的選擇線wi，稱為字線。地址譯碼器集中在水平方向，K位地址線可譯碼變成2K條字線，M=2K。字線選中某個字長為b位的存儲單元，經(jīng)過b根位線可讀出或?qū)懭隻位存儲信息。2.地址譯碼方式現(xiàn)在是57頁\一共有144頁\編輯于星期二58字結(jié)構(gòu)、單譯碼方式RAM圖5-12字結(jié)構(gòu)、單譯碼方式RAM

現(xiàn)在是58頁\一共有144頁\編輯于星期二2023/4/25590,015,015,70,7

讀/寫控制電路

地址譯碼器

字線015……16×8矩陣………07D07D

位線

讀/寫選通A3A2A1A0……(1)單譯碼方式(字選法)00000,00,7…0…07…D07D

讀/寫選通

讀/寫控制電路

現(xiàn)在是59頁\一共有144頁\編輯于星期二60圖5-12中有25×8=256個記憶單元，排列成32個字，每個字長8位。有5條地址線，經(jīng)過譯碼產(chǎn)生32條字線w0～w31。某一字線被選中時，同一行中的各位b0～b7就都被選中，由讀寫電路對各位實施讀出或?qū)懭氩僮鳌Ｗ纸Y(jié)構(gòu)的優(yōu)點是結(jié)構(gòu)簡單，缺點是使用的外圍電路多，成本昂貴。更嚴重的是，當字數(shù)大大超過位數(shù)時，存儲體會形成縱向很長而橫向很窄的不合理結(jié)構(gòu)，所以這種方式只適用于容量不大的存儲器?，F(xiàn)在是60頁\一共有144頁\編輯于星期二61⑵雙譯碼方式

雙譯碼方式又稱為重合法。通常是把K位地址線分成接近相等的兩段，一段用于水平方向作X地址線，供X地址譯碼器譯碼；一段用于垂直方向作Y地址線，供Y地址譯碼器譯碼。X和Y兩個方向的選擇線在存儲體內(nèi)部的每個記憶單元上交叉，以選擇相應的記憶單元?，F(xiàn)在是61頁\一共有144頁\編輯于星期二62雙譯碼方式對應的存儲芯片結(jié)構(gòu)可以是位結(jié)構(gòu)的，也可以是字段結(jié)構(gòu)的。對于位結(jié)構(gòu)的存儲芯片，容量為M×1，把M個記憶單元排列成存儲矩陣（盡可能排列成方陣）?，F(xiàn)在是62頁\一共有144頁\編輯于星期二63位結(jié)構(gòu)、雙譯碼方式RAM圖5-13位結(jié)構(gòu)、雙譯碼方式RAM現(xiàn)在是63頁\一共有144頁\編輯于星期二2023/4/2564A3A2A1A0A40,310,031,031,31

Y地址譯碼器

X地址譯碼器

32×32

矩陣……A9I/OA8A7A56AY0Y31X0X31D讀/寫……00000000000,031,00,31……I/OD0,0讀現(xiàn)在是64頁\一共有144頁\編輯于星期二65圖5-13結(jié)構(gòu)是4096×1，排列成64×64的矩陣。地址碼共12位，X方向和Y方向各6位。若要組成一個M字×b位的存儲器，就需要把b片M×1的存儲芯片并列連接起來，即在Z方向上重疊b個芯片?，F(xiàn)在是65頁\一共有144頁\編輯于星期二66⑴SRAM讀寫時序讀周期表示對該芯片進行兩次連續(xù)讀操作的最小間隔時間。在此期間，地址輸入信息不允許改變，片選信號在地址有效之后變?yōu)橛行?，使芯片被選中，最后在數(shù)據(jù)線上得到讀出的信號。寫允許信號在讀周期中保持高電平。圖5-14(a)靜態(tài)RAM的讀時序3.RAM的讀寫時序現(xiàn)在是66頁\一共有144頁\編輯于星期二67寫周期與讀周期相似，但除了要加地址和片選信號外，還要加一個低電平有效的寫入脈沖，并提供寫入數(shù)據(jù)。圖5-14(b)靜態(tài)RAM的寫時序現(xiàn)在是67頁\一共有144頁\編輯于星期二68⑵DRAM讀寫時序在讀周期中，行地址必須在有效之前有效，列地址也必須在有效之前有效，且在到來之前，必須為高電平，并保持到脈沖結(jié)束之后。在寫周期中，當有效之后，輸入的數(shù)據(jù)必須保持到變?yōu)榈碗娖街蟆Ｔ?、和全部有效時，數(shù)據(jù)被寫入存儲器?，F(xiàn)在是68頁\一共有144頁\編輯于星期二69動態(tài)RAM的讀寫時序圖圖5-15動態(tài)RAM的讀寫時序圖現(xiàn)在是69頁\一共有144頁\編輯于星期二701.ROM的類型⑴掩膜式ROM（MROM）

它的內(nèi)容是由半導體制造廠按用戶提出的要求在芯片的生產(chǎn)過程中直接寫入的，寫入之后任何人都無法改變其內(nèi)容。

MROM的優(yōu)點是：可靠性高，集成度高，形成批量之后價格便宜。缺點是：用戶對制造廠的依賴性過大，靈活性差。5.3.4半導體只讀存儲器（ROM）現(xiàn)在是70頁\一共有144頁\編輯于星期二71

⑵一次可編程ROM（PROM）

PROM允許用戶利用專門的設備（編程器）寫入自己的程序，但一旦寫入后，其內(nèi)容將無法改變。PROM產(chǎn)品出廠時，所有記憶單元均制成“0”（或制成“1”），用戶根據(jù)需要可自行將其中某些記憶單元改為“1”（或改為“0”）。雙極型PROM有兩種結(jié)構(gòu)，一種是熔絲燒斷型，另一種是PN結(jié)擊穿型，由于它們的寫入都是不可逆的，所以只能進行一次性寫入。

現(xiàn)在是71頁\一共有144頁\編輯于星期二2023/4/2572PROM(一次性編程)VCC行線列線熔絲熔絲斷為“0”為“1”熔絲未斷現(xiàn)在是72頁\一共有144頁\編輯于星期二73⑶可擦除可編程ROM（EPROM）EPROM不僅可以由用戶利用編程器寫入信息，而且可以對其內(nèi)容進行多次改寫。EPROM出廠時，存儲內(nèi)容為全“1”，用戶可以根據(jù)需要將其中某些記憶單元改為“0”。當需要更新存儲內(nèi)容時可以將原存儲內(nèi)容擦除（恢復全“1”），以便再寫入新的內(nèi)容。

EPROM又可分為兩種：紫外線擦除（UVEPROM）和電擦除（EEPROM）。

現(xiàn)在是73頁\一共有144頁\編輯于星期二74

UVEPROM需用紫外線燈制作的擦抹器照射存儲器芯片上的透明窗口，使芯片中原存內(nèi)容被擦除。由于是用紫外線燈進行擦除，所以只能對整個芯片擦除，而不能對芯片中個別需要改寫的存儲單元單獨擦除。

EEPROM是采用電氣方法來進行擦除的，在聯(lián)機條件下既可以用字擦除方式擦除，也可以用數(shù)據(jù)塊擦除方式擦除。以字擦除方式操作時，能夠只擦除被選中的那個存儲單元的內(nèi)容；以數(shù)據(jù)塊擦除方式操作時，可擦除數(shù)據(jù)塊內(nèi)所有單元的內(nèi)容。

現(xiàn)在是74頁\一共有144頁\編輯于星期二75⑷閃速存儲器

閃速存儲器（flashmemory）是20世紀80年代中期出現(xiàn)的一種快擦寫型存儲器，它的主要特點是：既可在不加電的情況下長期保存信息，又能在線進行快速擦除與重寫，兼?zhèn)淞薊EPROM和RAM的優(yōu)點?，F(xiàn)在是75頁\一共有144頁\編輯于星期二76

ROM中使用最多的是可擦除可編程ROM（EPROM）。各種EPROM芯片的外引腳主要有：地址線

數(shù)據(jù)線

片選線功率下降與編程輸入線電源線等2.ROM芯片

現(xiàn)在是76頁\一共有144頁\編輯于星期二771.DIP存儲芯片過去，一般存儲芯片都是雙列直插封裝的，簡稱DIP。DIP芯片的容量一般不可能很大，如64K×1或256K×1的芯片，表示每個芯片具有64K或256K個記憶單元，若要存儲256K字節(jié)的信息，則需要8個256K×1的芯片（非奇偶校驗）或9個這樣的芯片（奇偶校驗）。5.3.5半導體存儲器的封裝

現(xiàn)在是77頁\一共有144頁\編輯于星期二78內(nèi)存條實際上是一條焊有多片存儲芯片的印刷電路板，插在主板內(nèi)存插槽中。SIMM有30線和72線兩種。30線的SIMM數(shù)據(jù)線的寬度只有8位（部分另加有1位校驗位），需要用四條SIMM組成一組，來構(gòu)成具有某種容量和32位數(shù)據(jù)寬度的主存儲器。72線的SIMM，數(shù)據(jù)線的寬度有32位（非奇偶校驗）或36位（奇偶校驗），每一個就可以構(gòu)成具有某種容量和32位數(shù)據(jù)寬度的主存儲器。2.內(nèi)存條(SIMM,DIMM)

現(xiàn)在是78頁\一共有144頁\編輯于星期二79SIMM內(nèi)存條是486及奔騰時代早期中常用的內(nèi)存的接口方式，現(xiàn)已被淘汰。SIMM(Single-In-line-Memory-Modules)現(xiàn)在是79頁\一共有144頁\編輯于星期二80

DIMM有多種類型：標準的DIMM和DDRDIMM等。

標準的DIMM每面84線，雙面共有84×2=168線，故而常稱為168線內(nèi)存條。

DDRDIMM每面92線，雙面共有184線。所有DIMM的數(shù)據(jù)線寬度都是64位（非奇偶校驗）或72位（奇偶校驗），

在Pentium機中，只需一個DIMM就可構(gòu)成具有某種容量和64位數(shù)據(jù)寬度的主存儲器?，F(xiàn)在是80頁\一共有144頁\編輯于星期二81DIMM(DoubleIn-lineMemoryModule)SDRAM是3.3V電壓工作的內(nèi)存，而DDRSDRAM需要更低的2.5V電壓，而且DDRSDRAM對供電的要求也更嚴格。現(xiàn)在是81頁\一共有144頁\編輯于星期二82RIMM也是雙面的，目前只有一種RIMM，它有184線。一個通道通常有3個RIMM插槽，所有RIMM插槽必須全部插滿，如有空余則要用專用的Rambus終結(jié)器填滿?，F(xiàn)在是82頁\一共有144頁\編輯于星期二83RIMM(RAMBUSIn-lineMemoryModule)這是Intel和RAMBUS公司主推的RDRAM內(nèi)存條,與之相配的CPU也只有Intel的PentiumⅡ、PentiumⅢ和Pentium4現(xiàn)在是83頁\一共有144頁\編輯于星期二84現(xiàn)在是84頁\一共有144頁\編輯于星期二85現(xiàn)在是85頁\一共有144頁\編輯于星期二86現(xiàn)在是86頁\一共有144頁\編輯于星期二87由于存儲芯片的容量有限的，主存儲器往往要由一定數(shù)量的芯片構(gòu)成的。而由若干芯片構(gòu)成的主存還需要與CPU連接，才能在CPU的正確控制下完成讀寫操作。5.4主存儲器的連接與控制現(xiàn)在是87頁\一共有144頁\編輯于星期二885.4.1主存容量的擴展要組成一個主存儲器，需要考慮的問題：①如何選擇芯片根據(jù)存取速度、存儲容量、電源電壓、功耗及成本等方面的要求進行芯片的選擇。②所需的芯片數(shù)量：現(xiàn)在是88頁\一共有144頁\編輯于星期二2023/4/2589例：用2114芯片組成32K×8位的存儲器，所需2114芯片數(shù)為：

③如何把許多芯片連接起來。通常存儲器芯片在單元數(shù)和位數(shù)方面都與實際存儲器要求有很大差距，所以需要在字方向和位方向兩個方面進行擴展。現(xiàn)在是89頁\一共有144頁\編輯于星期二90

位擴展是指只在位數(shù)方向擴展（加大字長），而芯片的字數(shù)和存儲器的字數(shù)是一致的。位擴展的連接方式是將各存儲芯片的地址線、片選線和讀寫線相應地并聯(lián)起來，而將各芯片的數(shù)據(jù)線單獨列出。如用64K×1的SRAM芯片組成64K×8的存儲器，所需芯片數(shù)為：

=8片1.位擴展現(xiàn)在是90頁\一共有144頁\編輯于星期二91

CPU將提供16根地址線（216=65536）、8根數(shù)據(jù)線與存儲器相連；而存儲芯片僅有16根地址線、1根數(shù)據(jù)線。具體的連接方法是：8個芯片的地址線A15～A0分別連在一起，各芯片的片選信號以及讀寫控制信號也都分別連到一起，只有數(shù)據(jù)線D7～D0各自獨立，每片代表一位。當CPU訪問該存儲器時，其發(fā)出的地址和控制信號同時傳給8個芯片，選中每個芯片的同一單元，相應單元的內(nèi)容被同時讀至數(shù)據(jù)總線的各位，或?qū)?shù)據(jù)總線上的內(nèi)容分別同時寫入相應單元。

現(xiàn)在是91頁\一共有144頁\編輯于星期二92位擴展連接舉例圖5-16位擴展連接舉例現(xiàn)在是92頁\一共有144頁\編輯于星期二2023/4/2593

用1K

×

4位存儲芯片組成1K

×

8位的存儲器？片(1)位擴展（增加存儲字長）10根地址線8根數(shù)據(jù)線DD……D0479AA0???21142114CSWE2片現(xiàn)在是93頁\一共有144頁\編輯于星期二94

字擴展是指僅在字數(shù)方向擴展，而位數(shù)不變。字擴展將芯片的地址線、數(shù)據(jù)線、讀寫線并聯(lián)，由片選信號來區(qū)分各個芯片。如用16K×8的SRAM組成64K×8的存儲器，所需芯片數(shù)為：

=4片2.字擴展現(xiàn)在是94頁\一共有144頁\編輯于星期二95

CPU將提供16根地址線、8根數(shù)據(jù)線與存儲器相連；而存儲芯片僅有14根地址線、8根數(shù)據(jù)線。四個芯片的地址線A13～A0、數(shù)據(jù)線D7～D0及讀寫控制信號都是同名信號并聯(lián)在一起；高位地址線A15、A14經(jīng)過一個地址譯碼器產(chǎn)生四個片選信號，分別選中四個芯片中的一個。現(xiàn)在是95頁\一共有144頁\編輯于星期二96字擴展連接舉例圖5-17字擴展連接舉例現(xiàn)在是96頁\一共有144頁\編輯于星期二97在同一時間內(nèi)4個芯片中只能有一個芯片被選中。A15A14=00，選中第一片，A15A14=01，選中第二片，…

4個芯片的地址分配如下：第一片最低地址0000000000000000B 0000H

最高地址0011111111111111B 3FFFH第二片最低地址0100000000000000B 4000H

最高地址0111111111111111B 7FFFH第三片最低地址1000000000000000B 8000H

最高地址1011111111111111B BFFFH第四片最低地址1100000000000000B C000H

最高地址1111111111111111B FFFFH現(xiàn)在是97頁\一共有144頁\編輯于星期二2023/4/2598(2)字擴展（增加存儲字的數(shù)量）

用1K

×

8位存儲芯片組成2K

×

8位的存儲器11根地址線8根數(shù)據(jù)線？片2片1K×8位1K×8位D7D0???????????????WEA1A0???A9CS0A10

1CS1現(xiàn)在是98頁\一共有144頁\編輯于星期二2023/4/2599存儲器需要16位地址線A15～A0，而16K×8位的芯片的片內(nèi)地址線為14根，所以用16位地址線中的低14位A13～A0進行片內(nèi)尋址，高兩位地址A15、A14用于選擇芯片，即選片尋址。設存儲器從0000H開始連續(xù)編址，則四塊芯片的地址分配：第一片地址范圍為：0000H～3FFFH

第二片地址范圍為：4000H～7FFFH

第三片地址范圍為：8000H～BFFFH

第四片地址范圍為：C000H～FFFFH例：用16K×8位的存儲器芯片構(gòu)成64K×8位的存儲器。需要4片16K×8位的芯片采用字擴展方式現(xiàn)在是99頁\一共有144頁\編輯于星期二2023/4/25100A15A14A13A12………A2A1A0000000000000000000111111111111110000H～3FFFH第一片010000000000000001111111111111114000H～7FFFH第二片100000000000000010111111111111118000H～BFFFH第三片11000000000000001111111111111111C000H～FFFFH第四片片內(nèi)地址片選地址現(xiàn)在是100頁\一共有144頁\編輯于星期二2023/4/25101現(xiàn)在是101頁\一共有144頁\編輯于星期二102當構(gòu)成一個容量較大的存儲器時，往往需要在字數(shù)方向和位數(shù)方向上同時擴展，這將是前兩種擴展的組合，實現(xiàn)起來也是很容易的。3.字和位同時擴展如用16K×4的SRAM組成64K×8的存儲器，所需芯片數(shù)為：=8片現(xiàn)在是102頁\一共有144頁\編輯于星期二103字和位同時擴展連接舉例圖5-18字和位同時擴展連接舉例現(xiàn)在是103頁\一共有144頁\編輯于星期二2023/4/25104字和位同時擴展的連接方式：①所有芯片的片內(nèi)地址線、讀/寫控制線均對應地并接在一起，連接到地址和控制總線的對應位上。②同一地址區(qū)域內(nèi)，不同芯片的片選信號連在一起，接到片選譯碼器的同一輸出端；不同地址區(qū)域內(nèi)的芯片的片選信號分別接到片選譯碼器的不同輸出端。③不同地址區(qū)域內(nèi)，同一位芯片的數(shù)據(jù)線對應地并接在一起，連接到數(shù)據(jù)總線的對應位上。不同位芯片的數(shù)據(jù)線分別連接到數(shù)據(jù)總線的不同位上?，F(xiàn)在是104頁\一共有144頁\編輯于星期二2023/4/25105用1K×4位存儲芯片組成4K×8位的存儲器8根數(shù)據(jù)線12根地址線WEA8A9A0...D7D0…A11A10CS0CS1CS2CS3片選譯碼……………………1K×41K×41K×41K×41K×41K×41K×41K×4？片8片現(xiàn)在是105頁\一共有144頁\編輯于星期二106CPU要實現(xiàn)對存儲單元的訪問，首先要選擇存儲芯片，即進行片選；然后再從選中的芯片中依地址碼選擇出相應的存儲單元，以進行數(shù)據(jù)的存取，這稱為字選。片內(nèi)的字選是由CPU送出的N條低位地址線完成的，地址線直接接到所有存儲芯片的地址輸入端（N由片內(nèi)存儲容量2N決定）。而存儲芯片的片選信號則大多是通過高位地址譯碼后產(chǎn)生的。片選信號的譯碼方法又可細分為線選法、全譯碼法和部分譯碼法。

5.4.2存儲芯片的地址分配和片選現(xiàn)在是106頁\一共有144頁\編輯于星期二107線選法就是用除片內(nèi)尋址外的高位地址線直接（或經(jīng)反相器）分別接至各個存儲芯片的片選端，當某地址線信息為“0”時，就選中與之對應的存儲芯片。請注意，這些片選地址線每次尋址時只能有一位有效，不允許同時有多位有效，這樣才能保證每次只選中一個芯片（或組）。線選法的優(yōu)點是不需要地址譯碼器，線路簡單，選擇芯片無須外加邏輯電路，但僅適用于連接存儲芯片較少的場合。同時，線選法不能充分利用系統(tǒng)的存儲器空間，且把地址空間分成了相互隔離的區(qū)域，給編程帶來了一定的困難。1.線選法現(xiàn)在是107頁\一共有144頁\編輯于星期二108全譯碼法將除片內(nèi)尋址外的全部高位地址線都作為地址譯碼器的輸入，譯碼器的輸出作為各芯片的片選信號，將它們分別接到存儲芯片的片選端，以實現(xiàn)對存儲芯片的選擇。全譯碼法的優(yōu)點是每片（或組）芯片的地址范圍是唯一確定的，而且是連續(xù)的，也便于擴展，不會產(chǎn)生地址重疊的存儲區(qū)，但全譯碼法對譯碼電路要求較高。

2.全譯碼法現(xiàn)在是108頁\一共有144頁\編輯于星期二109所謂部分譯碼即用除片內(nèi)尋址外的高位地址的一部分來譯碼產(chǎn)生片選信號。如用4片2K×8的存儲芯片組成8K×8存儲器，需要4個片選信號，因此只需要用兩位地址線來譯碼產(chǎn)生。由于尋址8K×8存儲器時未用到高位地址A19～A13，所以只要A12=A11=0，而無論A19～A13取何值，均選中第一片；只要A12=0，A11=1，而無論A19～A13取何值，均選中第二片……也就是說，8KRAM中的任一個存儲單元，都對應有2(20-13)=27個地址，這種一個存儲單元出現(xiàn)多個地址的現(xiàn)象稱地址重疊。3.部分譯碼現(xiàn)在是109頁\一共有144頁\編輯于星期二110從地址分布來看，這8KB存儲器實際上占用了CPU全部的空間（1MB）。每片2K×8的存儲芯片有M=256K的地址重疊區(qū)。3.部分譯碼（續(xù)）現(xiàn)在是110頁\一共有144頁\編輯于星期二1111.主存和CPU之間的硬連接

3組連線：地址總線（AB）、

數(shù)據(jù)總線（DB）、

控制總線（CB）。

2個接口：地址寄存器（MAR）數(shù)據(jù)寄存器（MDR）MAR和MDR從功能上看屬于主存，但在小微型機中常放在CPU內(nèi)。5.4.3主存儲器和CPU的連接現(xiàn)在是111頁\一共有144頁\編輯于星期二112主存和CPU的硬連接主存容量2k字字長n位地址總線數(shù)據(jù)總線ReadWriteMFCk位n位CPUMDRMAR圖5-20主存和CPU的硬連接現(xiàn)在是112頁\一共有144頁\編輯于星期二113

地址→MAR→ABCPU將地址信號送至地址總線；Read CPU發(fā)讀命令；WaitforMFC

等待存儲器工作完成信號；M(MAR)→DB→MDR

讀出信息經(jīng)數(shù)據(jù)總線送至CPU。讀操作:指從CPU送來的地址所指定的存儲單元中取出信息，再送給CPU，其操作過程是：

2.CPU對主存的基本操作現(xiàn)在是113頁\一共有144頁\編輯于星期二114寫操作是指將要寫入的信息存入CPU所指定的存儲單元中，其操作過程是：

地址→MAR→AB CPU將地址信號送至地址總線；

數(shù)據(jù)→MDR→DB CPU將要寫入的數(shù)據(jù)送至數(shù)據(jù)總線；

Write CPU發(fā)寫命令；

WaitforMFC

等待存儲器工作完成信號。

寫操作現(xiàn)在是114頁\一共有144頁\編輯于星期二115主存的速度通常以納秒（ns）表示，而CPU速度總是被表示為兆赫茲（MHz），最近一些更快更新的主存也用MHz來表示速度。如果主存總線的速度與CPU總線速度相等，那么主存的性能將是最優(yōu)的，然而通常主存的速度落后于CPU的速度。主存與CPU速度的匹配現(xiàn)在是115頁\一共有144頁\編輯于星期二116主存速度的提高始終跟不上CPU的發(fā)展。據(jù)統(tǒng)計，CPU的速度平均每年提高60%，而組成主存的DRAM的速度平均每年只改進7%。由SRAM組成的高速緩沖存儲器的運行速度則接近甚至等于CPU的速度。

主存與CPU的速度極不匹配。5.7高速緩沖存儲器1.問題的提出5.7.1Cache工作原理現(xiàn)在是116頁\一共有144頁\編輯于星期二市場IntelCore2QuadQ9550，

主頻:2.83GHz,二級緩存:L212288K價格：1420元IntelCore2DuoE8500

主頻:3.16GHz,二級緩存:L26144K價格：770元現(xiàn)在是117頁\一共有144頁\編輯于星期二圖書管理員的例子現(xiàn)在是118頁\一共有144頁\編輯于星期二事實上，CPU在執(zhí)行程序時，訪存地址是相對簇集的，即訪存具有相對的局部性。這就叫做程序訪問的局部性原理。2.Cache的理論基礎(chǔ)現(xiàn)在是119頁\一共有144頁\編輯于星期二程序訪問的局部性原理

時間局部性：在一小段時間內(nèi)，最近被訪問過的程序和數(shù)據(jù)很有可能被再次訪問。空間局部性：這些程序和數(shù)據(jù)往往集中在一個小的存儲區(qū)內(nèi)?，F(xiàn)在是120頁\一共有144頁\編輯于星期二MM3.Cache的工作原理CPUCacheCPU發(fā)出訪問主存的地址這個主存地址Cache也同時收到若Cache沒命中則主存遲早會把目標數(shù)據(jù)送往CPU若目標數(shù)據(jù)在Cache中(命中)則Cache將先于主存把數(shù)據(jù)送往CPU現(xiàn)在是121頁\一共有144頁\編輯于星期二

緩存CPU主存主存地址字塊Cache的基本結(jié)構(gòu)現(xiàn)在是122頁\一共有144頁\編輯于星期二123

Cache和主存都被分成若干個大小相等的塊，每塊由若干字節(jié)組成。由于Cache的容量遠小于主存的容量，所以Cache中的塊數(shù)要遠少于主存中的塊數(shù)，它保存的信息只是主存中最急需執(zhí)行的若干塊的副本。Cache的基本結(jié)構(gòu)現(xiàn)在是123頁\一共有144頁\編輯于星期二2023/4/25124在Cache中，用于存放數(shù)據(jù)或指令的靜態(tài)存儲器（SRAM），稱為內(nèi)容Cache。用于存放數(shù)據(jù)或指令在內(nèi)存中所在單元的地址的靜態(tài)存儲器，稱為標識Cache（tagCache）。現(xiàn)在是124頁\一共有144頁\編輯于星期二主存和緩存的結(jié)構(gòu)關(guān)系主存和緩存按塊存儲，塊的大小相同B

為每塊字節(jié)數(shù)~~~~……主存塊號主存儲器012m-1字塊0字塊1字塊M-1主存塊號塊內(nèi)地址m位b位n位M塊B個字節(jié)緩存塊號塊內(nèi)地址c位b位C塊B個字節(jié)~~~~……字塊0字塊1字塊C-1012c-1標記Cache緩存塊號主存的單元數(shù)2m主存分塊M=2m/B

主存的地址位數(shù)在cache中，每一塊對應一個標記，指明它是主存的那一塊的副本，該標記的內(nèi)容相當于主存中塊的編號。

現(xiàn)在是125頁\一共有144頁\編輯于星期二因為CPU以主存地址訪問Cache，所以必須把訪存地址變換為Cache的實際地址。地址變換取決于地址映像方式，也即主存信息按什么規(guī)則裝入Cache。5.7.3地址映射

現(xiàn)在是126頁\一共有144頁\編輯于星期二地址映射的類型現(xiàn)在是127頁\一共有144頁\編輯于星期二2023/4/251281.全相聯(lián)映射主存中的任意塊(單元)

可以映射到緩存中的任意塊(單元)現(xiàn)在是128頁\一共有144頁\編輯于星期二2023/4/25129指任何一個主存單元只能復制到某一固定的Cache單元中。2.直接映射關(guān)系定義：K=I

mod2c現(xiàn)在是129頁\一共有144頁\編輯于星期二2023/4/25130某一主存塊j

按模Q

映射到緩存的第

i

組中的

任一塊i=j

mod

Q3.組相聯(lián)映射現(xiàn)在是130頁\一共有144頁\編輯于星期二組相聯(lián)映像是前兩種方式的一種折衷方式。在這種方式中，主存中的任何一塊映像到Cache的某一固定組，但一組內(nèi)各塊采用全相聯(lián)映像方式。3.組相聯(lián)映射現(xiàn)在是131頁\一共有144頁\編輯于星期二某系統(tǒng)中主存容量為1MB，而Cache容量為8KB，每1KB為一