計算機組織與結(jié)構(gòu)

計算機組織與結(jié)構(gòu)第1頁，共58頁，2023年，2月20日，星期四第3章目標

理解布爾邏輯和數(shù)字計算機電路之間的關(guān)系。學(xué)會設(shè)計簡單的邏輯電路。理解數(shù)字電路是如何協(xié)調(diào)工作以形成復(fù)雜的計算機系統(tǒng)的。2第2頁，共58頁，2023年，2月20日，星期四3.1介紹在19世紀后期，當喬治布爾提出邏輯思想可以通過數(shù)學(xué)等式來表達時，他激怒了哲學(xué)家和數(shù)學(xué)家。怎么會有人敢提出人的想法可以像數(shù)學(xué)公式一樣被壓縮或控制？正如我們今天了解到的那樣，計算機是布爾思想的應(yīng)用。JohnAtanasoff和ClaudeShannon是最早認識到這種關(guān)系的人當中的兩個。3第3頁，共58頁，2023年，2月20日，星期四3.1介紹20世紀中葉，計算機被普遍認為是“思考機器”和“電腦”。許多人害怕它們。今天，我們很少考慮電子數(shù)字計算機和人類邏輯學(xué)之間的關(guān)系。計算機已經(jīng)成為我們生活中的一部分。然而，許多人仍然害怕它們。在這一章中，你將學(xué)到計算機的組成實際上很簡單。4第4頁，共58頁，2023年，2月20日，星期四3.2布爾代數(shù)布爾代數(shù)是對變量控制的一種數(shù)學(xué)體系，變量只能取兩個值，如對與錯，真與假。在形式邏輯當中，這些值是“對”和“錯”。在數(shù)字系統(tǒng)中，這些值是“開”和“關(guān)”、1和0、或“高”和“低”。布爾表達是在對布爾變量的操作過程中而產(chǎn)生的。一般布爾操作包括與、或、非。5第5頁，共58頁，2023年，2月20日，星期四3.2布爾代數(shù)通過使用真值表，可以完全的來描述布爾運算。布爾運算中的“與”和“或”運算的真值表見右圖。與運算被認為是一種布爾積，或運算是一種布爾和。6第6頁，共58頁，2023年，2月20日，星期四3.2布爾代數(shù)“非”運算的真值表見右圖。非運算通常被表示成上劃線的形式，有時也用一個單引號(‘)或()來表示。7第7頁，共58頁，2023年，2月20日，星期四3.2布爾代數(shù)布爾函數(shù)：包含至少一個布爾變量。包含至少一個布爾運算符，和來自于集合{0,1}當中的至少一個輸入。它產(chǎn)生的輸出也是集合{0,1}當中的一個元素。現(xiàn)在你應(yīng)該知道為什么在數(shù)字系統(tǒng)當中，二進制計數(shù)系統(tǒng)是如此的方便了。8第8頁，共58頁，2023年，2月20日，星期四3.2布爾代數(shù)布爾函數(shù)的真值表：

如右圖。為了便于布爾函數(shù)的計算，真指表中還用額外的一欄記錄中間步驟的部分結(jié)果。9第9頁，共58頁，2023年，2月20日，星期四3.2布爾代數(shù)像一般的算術(shù)運算一樣，布爾運算也有優(yōu)先權(quán)規(guī)則。非運算的優(yōu)先權(quán)最高，其次是與，最后是或。10第10頁，共58頁，2023年，2月20日，星期四3.2布爾代數(shù)數(shù)字計算機含有執(zhí)行布爾運算的電路。我們完成的布爾函數(shù)越簡單，需要的電路也就越小。簡單的電路構(gòu)造起來較便宜，功耗也低，運行的速度也比復(fù)雜電路快。因此，我們總是想把布爾函數(shù)化簡到它的最簡單的形式。應(yīng)用布爾恒等式可以進行布爾表達式的化簡。

11第11頁，共58頁，2023年，2月20日，星期四3.2布爾代數(shù)布爾恒等式既有與(乘積)的形式，也有或(和)的形式，這種規(guī)律成為對偶原理。我們用兩種形式給出恒等式。第一組非常直觀：一致律：零律：密等律：互補律：12第12頁，共58頁，2023年，2月20日，星期四3.2布爾代數(shù)第二組布爾證明和我們學(xué)習(xí)的代數(shù)很相似:交換律：結(jié)合律：分配律：13第13頁，共58頁，2023年，2月20日，星期四3.2布爾代數(shù)最后一組布爾證明也許是最有用的.如果你學(xué)習(xí)過標準邏輯集合理論,那么這些規(guī)律你也應(yīng)該很熟悉.吸收律：德摩根律：還原律：14第14頁，共58頁，2023年，2月20日，星期四3.2布爾代數(shù)我們可以使用布爾恒等式去簡化布爾函數(shù)： 如下：15第15頁，共58頁，2023年，2月20日，星期四3.2布爾代數(shù)有時，從電路上實現(xiàn)一個函數(shù)的反碼要比實現(xiàn)函數(shù)本身更簡單和經(jīng)濟。德摩根律提供了一種布爾函數(shù)求補的簡單方法。以下是德摩根律的說明:16第16頁，共58頁，2023年，2月20日，星期四3.2布爾代數(shù)德摩根律可以擴展到多個變量。用變量的反碼來替代每一種變量，并且把所有的“與”變成“或”，把所有的“或”變成“與”。這樣我們得出的補的形式是：

17第17頁，共58頁，2023年，2月20日，星期四3.2布爾代數(shù)通過前面的化簡布爾表達式的練習(xí)可以發(fā)現(xiàn)，對于相同的布爾表達式可以有多種方法來表示。這些“同義”的形式在邏輯上是等價的。邏輯上的等價表示具有相同的真值表。為了消除混亂，設(shè)計者使用一種規(guī)范形式來描述布爾函數(shù)。18第18頁，共58頁，2023年，2月20日，星期四3.2布爾代數(shù)有兩種標準化形式來表示布爾函數(shù)：積之和形式、和之積形式。回憶一下，布爾積是與操作，布爾和是或操作。在積之和形式中，與變量被或起來。例如：在和之積形式中，或變量被與起來：例如：19第19頁，共58頁，2023年，2月20日，星期四3.2布爾代數(shù)積之和形式利用真值表是很容易轉(zhuǎn)化的。我們所感興趣的是使函數(shù)值為真(=1)的變量的值。使用真值表，我們列出了使函數(shù)值為真的各種變量值。每組變量最終被或起來。20第20頁，共58頁，2023年，2月20日，星期四3.2布爾代數(shù)函數(shù)的積之和形式是：這個表達式不是最簡化的形式，但它是一個標準化的積之和形式。21第21頁，共58頁，2023年，2月20日，星期四我們已經(jīng)用抽象的術(shù)語描述了布爾函數(shù)。在這一部分中，我們學(xué)習(xí)在數(shù)字計算機電路中執(zhí)行布爾函數(shù)的部件是門電路。門是一種基于兩個或更多輸入值，而產(chǎn)生一個輸出結(jié)果的一種電子設(shè)備。物理上構(gòu)成一個門電路需用1到6個晶體管，但是數(shù)字電路設(shè)計者把他們看成是一個基本的邏輯單元。集成電路是含有適合特殊目的的門電路的集合。3.3邏輯門22第22頁，共58頁，2023年，2月20日，星期四三種最簡單的門電路是與、或、非門。正如你在它們的真值表中看到的那樣，它們符合對應(yīng)的布爾運算。3.3邏輯門23第23頁，共58頁，2023年，2月20日，星期四另一種非常有用的門電路是異或(XOR)門。僅僅當輸入的值不同時，異或操作的輸出才為真。3.3邏輯門異或操作用特殊的標志來表示。24第24頁，共58頁，2023年，2月20日，星期四“與非門”和“或非門”是兩種非常重要的門電路。它們的符號和真值表如右圖所示。3.3邏輯門25第25頁，共58頁，2023年，2月20日，星期四3.3邏輯門“與非門”和“或非門”是非常通用的門電路，因為它們制造起來不貴，并且任何布爾功能都可以僅使用它們來實現(xiàn)。26第26頁，共58頁，2023年，2月20日，星期四3.3邏輯門門電路可以有多個輸入和多個輸出。第二個輸出可以用于求反操作。后面我們將接觸到更多。27第27頁，共58頁，2023年，2月20日，星期四3.4數(shù)字元件任何布爾函數(shù)都可以表示為門電路的組合形式。下面的電路實現(xiàn)的布爾函數(shù)為：通過簡化布爾表達式，我們可以設(shè)計出更簡單的電路。28第28頁，共58頁，2023年，2月20日，星期四3.5組合邏輯電路我們已經(jīng)設(shè)計了一個執(zhí)行布爾函數(shù)的電路：這是一個組合邏輯電路的例子。幾乎在輸入起作用的一瞬間，組合邏輯電路產(chǎn)生了一個特定的輸出。在后面的部分當中，我們研究的電路不是這種情況。29第29頁，共58頁，2023年，2月20日，星期四3.5組合邏輯電路許多有用的設(shè)備都是通過組合邏輯電路實現(xiàn)的。最簡單的一種是半加器，它可以求出兩位的和。通過看右圖的真值表，我們可以獲得半加器結(jié)構(gòu)的一些啟發(fā)。30第30頁，共58頁，2023年，2月20日，星期四3.5組合邏輯電路正如我們看到的那樣，和可以使用異或操作來實現(xiàn)，進位使用與操作來實現(xiàn)。31第31頁，共58頁，2023年，2月20日，星期四3.5組合邏輯電路通過增加用于進位操作的門電路，我們可以把半加器變成全加器。全加器的真值表如右圖所示。32第32頁，共58頁，2023年，2月20日，星期四3.5組合邏輯電路如何能把下面的半加器變成一個全加器呢？33第33頁，共58頁，2023年，2月20日，星期四3.5組合邏輯電路這就是我們設(shè)計的完整的全加器。34第34頁，共58頁，2023年，2月20日，星期四3.5組合邏輯電路正如我們用半加器來組合成全加器一樣，全加器也可以進行串聯(lián)。將一個加法器的進位輸出連接到相鄰左邊的加法器的進位輸入端，這種結(jié)構(gòu)被稱為是逐位進位加法器。今天的系統(tǒng)使用更有效的加法器.35第35頁，共58頁，2023年，2月20日，星期四3.5組合邏輯電路譯碼器是另一種重要的組合邏輯電路。根據(jù)存儲總線上的地址線上二進制數(shù)值來選擇存儲位置，可以通過譯碼器實現(xiàn)。帶有n位輸入的地址譯碼可以選擇

2n個地址。這是一個譯碼器的框圖36第36頁，共58頁，2023年，2月20日，星期四3.5組合邏輯電路這是一個2輸入4輸出譯碼器的內(nèi)部電路。如果x=0并且y=1，那么將輸出哪一結(jié)果?37第37頁，共58頁，2023年，2月20日，星期四3.5組合邏輯電路多路復(fù)用器與譯碼器相反。它從幾個輸入當中選擇一路輸入。輸出所需要的特殊的輸入選擇是由多路轉(zhuǎn)接器的控制線的值來決定的。為了能夠在n路輸入中進行選擇，需要log2n條控制線。這是一個多路復(fù)用器的框圖

38第38頁，共58頁，2023年，2月20日，星期四3.5組合邏輯電路這是4路輸入、1路輸出的多路復(fù)用器的內(nèi)部邏輯電路圖。如果S0=1并且S1=0,那么哪一路的輸入會產(chǎn)生輸出結(jié)果?39第39頁，共58頁，2023年，2月20日，星期四3.6時序電路當我們需要對布爾函數(shù)的一組輸入立即產(chǎn)生響應(yīng)時，使用組合邏輯電路是很適合的。然而，有時候需要根據(jù)它當前的狀態(tài)和輸入來改變它的輸出。這些電路應(yīng)該“記住”它的們當前狀態(tài)。時序邏輯電路為我們提供了這種功能。40第40頁，共58頁，2023年，2月20日，星期四3.6時序電路正如名字當中隱含的那樣，時序邏輯電路需要一種方法，通過這種方法事件可以順序執(zhí)行。

狀態(tài)的改變是用時鐘來控制的?！皶r鐘”是一種通過電路來發(fā)送電脈沖的特殊電路。時鐘產(chǎn)生如下的一種電波。41第41頁，共58頁，2023年，2月20日，星期四3.6時序電路在時序電路中，只有當時鐘觸發(fā)的時候狀態(tài)才發(fā)生改變。在上升沿、下降沿或是時鐘脈沖抵達電壓的最高值時，電路才改變狀態(tài)。42第42頁，共58頁，2023年，2月20日，星期四3.6時序電路在時鐘脈沖的上升沿或是下降沿改變狀態(tài)的電路稱為“邊緣觸發(fā)”（通常所說的觸發(fā)器flip-flop）。當時鐘電壓達到最高值或是最低值時改變狀態(tài)，成為“水平觸發(fā)電路”（通常所說的鎖存器latch）。43第43頁，共58頁，2023年，2月20日，星期四3.6時序電路時序電路憑借反饋的方式來保留它們的狀態(tài)值。當一個輸出通過回路返回到輸入時，數(shù)字電路中就會有反饋發(fā)生。這種思想的一個簡單例子如下。如果Q是0它將總是0，如果Q是1，它將永遠是1。為什么?44第44頁，共58頁，2023年，2月20日，星期四3.6時序電路SR觸發(fā)器是最基本的時序邏輯部件，通過對它的學(xué)習(xí)來了解反饋的工作原理?！癝R”代表置位/復(fù)位。SR觸發(fā)器的內(nèi)部邏輯電路和它的表示符號如下所示。45第45頁，共58頁，2023年，2月20日，星期四3.6時序電路SR觸發(fā)器的行為用一個特征表來描述。Q(t)的意思是在t時刻的輸出值。Q(t+1)是下一個時鐘脈沖的輸出值。46第46頁，共58頁，2023年，2月20日，星期四3.6時序電路SR觸發(fā)器實際上有3個輸入：S、R和它的當前輸出Q。這樣，我們可以為該電路構(gòu)造一個如右圖的真值表。注意兩個未定義的值。當S和R為1時，SR觸發(fā)器是不穩(wěn)定的。47第47頁，共58頁，2023年，2月20日，星期四3.6時序電路如果我們能夠確保SR觸發(fā)器的輸入永遠都不會是兩個1，那么我們就不會有一個不穩(wěn)定的電路。對SR觸發(fā)器進行修改，當兩個輸入都是1時擁有一個穩(wěn)定的輸出狀態(tài)。?經(jīng)過修改的觸發(fā)器稱為JK觸發(fā)器，如右圖所示。 -“JK”是以JackKilby的名字命名的。48第48頁，共58頁，2023年，2月20日，星期四3.6時序電路如右圖，SR觸發(fā)器被修改成JK觸發(fā)器。特征表表明，對于所有的輸入JK觸發(fā)器都是穩(wěn)定的。49第49頁，共58頁，2023年，2月20日，星期四3.6時序電路SR觸發(fā)器的另一種修改是D觸發(fā)器，如下面的特征表。你將注意到，在隨后的時鐘脈沖之間，D觸發(fā)器的輸出保持不變，僅當D的值改變時，輸出才改變。50第50頁，共58頁，2023年，2月20日，星期四3.6時序電路D觸發(fā)器是計算機存儲器的基礎(chǔ)電路。D觸發(fā)器常常用下面的表示符號來表示。下一張幻燈片將展示這些電路是如何組合成寄存器的。51第51頁，共58頁，2023年，2月20日，星期四3.6時序電路這里闡述了由D觸發(fā)器組成的4位寄存器。你常常會看到它的替代表示符號(如下)。52第52頁，共58頁，2023年，2月20日，星期四3.7設(shè)計電路數(shù)字邏輯電路的設(shè)計需要精通數(shù)字分析和數(shù)字綜合。數(shù)字分析：分析電路輸入和輸出之間的關(guān)系。數(shù)字綜合：使用真值表中特殊化的值來實現(xiàn)邏輯圖。數(shù)字系統(tǒng)的設(shè)計者也必須考慮到電路的物理特性，如最小化傳播延遲---電路輸入時刻與輸出達到穩(wěn)態(tài)時刻之間的間隔。53第53頁，