可編程邏輯器件原理

可編程邏輯器件原理第一頁，共五十頁，編輯于2023年，星期五課程簡介《數(shù)字電子技術(shù)電路》為基礎(chǔ)：復(fù)習(xí)數(shù)字電路的基本原理，并與可編程邏輯器件原理相結(jié)合?！禖PLD/FPGA設(shè)計及應(yīng)用》：面向?qū)嶋H工程應(yīng)用，緊跟技術(shù)發(fā)展，掌握數(shù)字系統(tǒng)新的設(shè)計方法?！稊?shù)字信號處理》：面向工程信號處理應(yīng)用的，由FPGA代替DSP來實現(xiàn)算法，提高系統(tǒng)的速度。第二頁，共五十頁，編輯于2023年，星期五課程宗旨更新數(shù)字電路的設(shè)計觀念，建立用PLD器件取代傳統(tǒng)TTL器件設(shè)計數(shù)字電路的思想更新數(shù)字系統(tǒng)設(shè)計手段，學(xué)會使用硬件描述語言（HardwareDescriptionLanguage）代替?zhèn)鹘y(tǒng)的數(shù)字電路設(shè)計方法來設(shè)計數(shù)字系統(tǒng)。第三頁，共五十頁，編輯于2023年，星期五可編程邏輯器件的定義邏輯器件：用來實現(xiàn)某種特定邏輯功能的電子器件，最簡單的邏輯器件是與、或、非門（74LS00，74LS04等），在此基礎(chǔ)上可實現(xiàn)復(fù)雜的時序和組合邏輯功能?？删幊踢壿嬈骷≒LD－－ProgrammableLogicDevice）：器件的功能不是固定不變的，而是可根據(jù)用戶的需要而進(jìn)行改變，即由編程的方法來確定器件的邏輯功能。第四頁，共五十頁，編輯于2023年，星期五課程內(nèi)容器件為什么能夠編程了解大規(guī)?？删幊踢壿嬈骷慕Y(jié)構(gòu)及工作原理怎樣對器件編程熟悉一種EDA軟件的使用方法（工具）以Altera公司的QuartusII為例掌握一種硬件描述語言（方法），以設(shè)計軟件的方式來設(shè)計硬件（重點(diǎn)）以VHDL語言為例第五頁，共五十頁，編輯于2023年，星期五數(shù)字電路課程的回顧布爾函數(shù)－－數(shù)字系統(tǒng)數(shù)學(xué)基礎(chǔ)（卡諾圖）數(shù)字電路設(shè)計的基本方法組合電路設(shè)計問題邏輯關(guān)系真值表化簡邏輯圖時序電路設(shè)計列出原始狀態(tài)轉(zhuǎn)移圖和表狀態(tài)優(yōu)化狀態(tài)分配觸發(fā)器選型求解方程式邏輯圖第六頁，共五十頁，編輯于2023年，星期五數(shù)字電路課程的回顧使用中、小規(guī)模器件設(shè)計電路（74、54系列）編碼器（74LS138）譯碼器（74LS154）比較器（74LS85）計數(shù)器（74LS193）移位寄存器（74LS194）………第七頁，共五十頁，編輯于2023年，星期五數(shù)字電路課程的回顧設(shè)計方法的局限卡諾圖只適用于輸入比較少的函數(shù)的化簡。采用“搭積木”的方法進(jìn)行設(shè)計。必須熟悉各種中小規(guī)模芯片的使用方法，從中挑選最合適的器件，缺乏靈活性。設(shè)計系統(tǒng)所需要的芯片種類多，且數(shù)量很大。第八頁，共五十頁，編輯于2023年，星期五數(shù)字電路課程的回顧采用中小規(guī)模器件的局限電路板面積很大，芯片數(shù)量很多，功耗很大，可靠性低－－提高芯片的集成度設(shè)計比較困難－－能方便地發(fā)現(xiàn)設(shè)計錯誤電路修改很麻煩－－提供方便的修改手段PLD器件的出現(xiàn)改變了這一切第九頁，共五十頁，編輯于2023年，星期五PLD出現(xiàn)的背景電路集成度不斷提高SSIMSILSIVLSI計算機(jī)技術(shù)的發(fā)展使EDA技術(shù)得到廣泛應(yīng)用設(shè)計方法的發(fā)展自下而上自上而下用戶需要設(shè)計自己需要的專用電路專用集成電路（ASIC－ApplicationSpecificIntegratedCircuits）開發(fā)周期長，投入大，風(fēng)險大可編程器件PLD：開發(fā)周期短，投入小，風(fēng)險小第十頁，共五十頁，編輯于2023年，星期五數(shù)字電路課程的回顧第十一頁，共五十頁，編輯于2023年，星期五數(shù)字電路課程的回顧第十二頁，共五十頁，編輯于2023年，星期五數(shù)字電路課程的回顧第十三頁，共五十頁，編輯于2023年，星期五數(shù)字電路課程的回顧第十四頁，共五十頁，編輯于2023年，星期五PLD器件的優(yōu)點(diǎn)集成度高，可以替代多至幾千塊通用IC芯片極大減小電路的面積，降低功耗，提高可靠性具有完善先進(jìn)的開發(fā)工具提供語言、圖形等設(shè)計方法，十分靈活通過仿真工具來驗證設(shè)計的正確性可以反復(fù)地擦除、編程，方便設(shè)計的修改和升級靈活地定義管腳功能，減輕設(shè)計工作量，縮短系統(tǒng)開發(fā)時間保密性好第十五頁，共五十頁，編輯于2023年，星期五PLD的發(fā)展趨勢向高集成度、高速度方向進(jìn)一步發(fā)展最高集成度已達(dá)到400萬門向低電壓和低功耗方向發(fā)展，5V3.3V2.5V1.8V更低內(nèi)嵌多種功能模塊RAM，ROM，F(xiàn)IFO，DSP，CPU向數(shù)、模混合可編程方向發(fā)展第十六頁，共五十頁，編輯于2023年，星期五PLD器件的分類－－按集成度低密度PROM,EPROM,EEPROM,PAL,PLA,GAL只能完成較小規(guī)模的邏輯電路高密度，已經(jīng)有超過400萬門的器件EPLD,CPLD,FPGA可用于設(shè)計大規(guī)模的數(shù)字系統(tǒng),集成度高，甚至可以做到SOC（SystemOnaChip）第十七頁，共五十頁，編輯于2023年，星期五PLD器件的分類－－按結(jié)構(gòu)特點(diǎn)基于與或陣列結(jié)構(gòu)的器件－－陣列型PROM，EEPROM，PAL，GAL，CPLDCPLD的代表芯片如：Altera的MAX系列基于門陣列結(jié)構(gòu)的器件－－單元型FPGA第十八頁，共五十頁，編輯于2023年，星期五PLD器件的分類－－按編程工藝 熔絲或反熔絲編程器件－－Actel的FPGA器件體積小，集成度高，速度高，易加密，抗干擾，耐高溫只能一次編程，在設(shè)計初期階段不靈活SRAM－－大多數(shù)公司的FPGA器件可反復(fù)編程，實現(xiàn)系統(tǒng)功能的動態(tài)重構(gòu)每次上電需重新下載，實際應(yīng)用時需外掛EEPROM用于保存程序EEPROM－－大多數(shù)CPLD器件可反復(fù)編程不用每次上電重新下載，但相對速度慢，功耗較大第十九頁，共五十頁，編輯于2023年，星期五PLD的邏輯符號表示方法與門乘積項第二十頁，共五十頁，編輯于2023年，星期五PROM結(jié)構(gòu)與陣列為全譯碼陣列，器件的規(guī)模將隨著輸入信號數(shù)量n的增加成2n指數(shù)級增長。因此PROM一般只用于數(shù)據(jù)存儲器，不適于實現(xiàn)邏輯函數(shù)。EPROM和EEPROM第二十一頁，共五十頁，編輯于2023年，星期五用PROM實現(xiàn)組合邏輯電路功能實現(xiàn)的函數(shù)為：固定連接點(diǎn)（與）編程連接點(diǎn)（或）第二十二頁，共五十頁，編輯于2023年，星期五PLA結(jié)構(gòu)PLA的內(nèi)部結(jié)構(gòu)在簡單PLD中有最高的靈活性。第二十三頁，共五十頁，編輯于2023年，星期五PAL結(jié)構(gòu)與陣列可編程使輸入項增多，或陣列固定使器件簡化?；蜿嚵泄潭黠@影響了器件編程的靈活性第二十四頁，共五十頁，編輯于2023年，星期五AnBnCnAnBnCnAnBnCnAnBnCnAnBnAnCnBnCn用PAL實現(xiàn)全加器第二十五頁，共五十頁，編輯于2023年，星期五GAL結(jié)構(gòu)GAL器件與PAL器件的區(qū)別在于用可編程的輸出邏輯宏單元（OLMC）代替固定的或陣列?？梢詫崿F(xiàn)時序電路。邏輯宏單元OLMC第二十六頁，共五十頁，編輯于2023年，星期五GAL器件的OLMC

OutputLogicMacroCell每個OLMC包含或陣列中的一個或門組成：異或門：控制輸出信號的極性D觸發(fā)器：適合設(shè)計時序電路4個多路選擇器輸出使能選擇反饋信號選擇或門控制選擇輸出選擇第二十七頁，共五十頁，編輯于2023年，星期五CPLD內(nèi)部結(jié)構(gòu)（Altera的MAX7000S系列）邏輯陣列模塊I/O單元連線資源邏輯陣列模塊中包含多個宏單元第二十八頁，共五十頁，編輯于2023年，星期五宏單元內(nèi)部結(jié)構(gòu)乘積項邏輯陣列乘積項選擇矩陣可編程觸發(fā)器第二十九頁，共五十頁，編輯于2023年，星期五可編程的I/O單元能兼容TTL和CMOS多種接口和電壓標(biāo)準(zhǔn)可配置為輸入、輸出、雙向、集電極開路和三態(tài)等形式能提供適當(dāng)?shù)尿?qū)動電流降低功耗，防止過沖和減少電源噪聲支持多種接口電壓（降低功耗）1.2～0.5um,5V0.35um,3.3V0.25um,internal2.5V,I/O3.3V0.18um,internal1.8V,I/O2.5Vand3.3V第三十頁，共五十頁，編輯于2023年，星期五可編程連線陣列在各個邏輯宏單元之間以及邏輯宏單元與I/O單元之間提供信號連接的網(wǎng)絡(luò)CPLD中一般采用固定長度的線段來進(jìn)行連接，因此信號傳輸?shù)难訒r是固定的，使得時間性能容易預(yù)測。第三十一頁，共五十頁，編輯于2023年，星期五FPGA結(jié)構(gòu)原理圖內(nèi)部結(jié)構(gòu)稱為LCA（LogicCellArray）由三個部分組成：可編程邏輯塊（CLB）可編程輸入輸出模塊（IOB）可編程內(nèi)部連線（PIC）IOBCLB包含多個邏輯單元PIC第三十二頁，共五十頁，編輯于2023年，星期五LE內(nèi)部結(jié)構(gòu)第三十三頁，共五十頁，編輯于2023年，星期五查找表的基本原理N個輸入的邏輯函數(shù)需要2的N次方的容量的SRAM來實現(xiàn)，一般多個輸入的查找表采用多個邏輯塊級連的方式第三十四頁，共五十頁，編輯于2023年，星期五查找表的基本原理N個輸入的邏輯函數(shù)需要2的N次方的容量的SRAM來實現(xiàn)，一般多于輸入的查找表采用多個邏輯塊級連的方式第三十五頁，共五十頁，編輯于2023年，星期五FPGA中的嵌入式陣列（EAB）可靈活配置的RAM塊用途實現(xiàn)比較復(fù)雜的函數(shù)的查找表，如正弦、余弦等?？蓪崿F(xiàn)多種存儲器功能，如RAM，ROM，雙口RAM，F(xiàn)IFO，Stack等靈活配置方法：256×8，也可配成512×4第三十六頁，共五十頁，編輯于2023年，星期五內(nèi)部晶體震蕩器高速反向放大器用于和外部晶體相接，形成內(nèi)部晶體振蕩器。提供將振蕩波形二分頻成對稱方波的功能。第三十七頁，共五十頁，編輯于2023年，星期五CPLD與FPGA的區(qū)別CPLDFPGA程序存儲內(nèi)部EEPROMSRAM，外掛EEPROM資源類型組合電路資源豐富觸發(fā)器資源豐富集成度低高使用場合完成控制邏輯能完成比較復(fù)雜的算法速度慢快其他資源－EAB，鎖相環(huán)保密性可加密一般不能保密第三十八頁，共五十頁，編輯于2023年，星期五FPGA與CPLD的區(qū)別FPGA采用SRAM進(jìn)行功能配置，可重復(fù)編程，但系統(tǒng)掉電后，SRAM中的數(shù)據(jù)丟失。因此，需在FPGA外加EPROM，將配置數(shù)據(jù)寫入其中，系統(tǒng)每次上電自動將數(shù)據(jù)引入SRAM中。CPLD器件一般采用EEPROM存儲技術(shù)，可重復(fù)編程，并且系統(tǒng)掉電后，EEPROM中的數(shù)據(jù)不會丟失，適于數(shù)據(jù)的保密。第三十九頁，共五十頁，編輯于2023年，星期五FPGA與CPLD的區(qū)別FPGA器件含有豐富的觸發(fā)器資源，易于實現(xiàn)時序邏輯，如果要求實現(xiàn)較復(fù)雜的組合電路則需要幾個CLB結(jié)合起來實現(xiàn)。CPLD的與或陣列結(jié)構(gòu)，使其適于實現(xiàn)大規(guī)模的組合功能，但觸發(fā)器資源相對較少。第四十頁，共五十頁，編輯于2023年，星期五FPGA與CPLD的區(qū)別FPGA為細(xì)粒度結(jié)構(gòu)，CPLD為粗粒度結(jié)構(gòu)。FPGA內(nèi)部有豐富連線資源，CLB分塊較小，芯片的利用率較高。CPLD的宏單元的與或陣列較大，通常不能完全被應(yīng)用，且宏單元之間主要通過高速數(shù)據(jù)通道連接，其容量有限，限制了器件的靈活布線，因此CPLD利用率較FPGA器件低。第四十一頁，共五十頁，編輯于2023年，星期五FPGA與CPLD的區(qū)別FPGA為非連續(xù)式布線，CPLD為連續(xù)式布線。FPGA器件在每次編程時實現(xiàn)的邏輯功能一樣，但走的路線不同，因此延時不易控制，要求開發(fā)軟件允許工程師對關(guān)鍵的路線給予限制。CPLD每次布線路徑一樣，CPLD的連續(xù)式互連結(jié)構(gòu)利用具有同樣長度的一些金屬線實現(xiàn)邏輯單元之間的互連。連續(xù)式互連結(jié)構(gòu)消除了分段式互連結(jié)構(gòu)在定時上的差異，并在邏輯單元之間提供快速且具有固定延時的通路。CPLD的延時較小。第四十二頁，共五十頁，編輯于2023年，星期五PLD器件的命名與選型EPM7

128

S

L

C

84－10EPM7：產(chǎn)品系列為EPM7000系列128：有128個邏輯宏單元S：電壓為5V，AE為3.3V，B為2.5VL：封裝為PLCC，Q代表PQFP等C：商業(yè)級（Commercial）0～70度，

I：工業(yè)級（Industry），－40～85度

M：軍品級（Military），－55～125度84：管腳數(shù)目10：速度級別第四十三頁，共五十頁，編輯于2023年，星期五管腳的定義特殊功能的管腳電源腳VCC和GND，VCC一般分為VCCINT和VCCIO兩種JTAG管腳：實現(xiàn)在線編程和邊界掃描配置管腳（FPGA）：用于由EEPROM配置芯片信號管腳專用輸入管腳：全局時鐘、復(fù)位、置位可隨意配置其功能為：輸入、輸出、雙向、三態(tài)第四十四頁，共五十頁，編輯于2023年，星期五PLD的設(shè)計步驟第四十五