數(shù)碼管之戰(zhàn)V3學(xué)院威視銳旗下品牌

（夢翼師兄使用的開發(fā)板集成的數(shù)碼管為六位連體數(shù)碼管對于多個數(shù)碼管的顯示模塊，將每一個都連接到FPGA的管腳會耗用大量由此，我們可以得出結(jié)論，當(dāng){SEL2,SEL1,SEL0}=3’b000時，Y0變?yōu)榈碗娖?，而由于Y0連接到了第一個數(shù)碼管，所以第一個數(shù)碼管點(diǎn)亮。當(dāng){SEL2,SEL1,,,么這時，我們就需要用到分頻模塊，將50MHZ的晶振時鐘分頻成我們所需要的F(15)，15 :* 00moduleSEG7(clk// input3:0data;//outputreg7:0seg;//outputreg2:0sel;//always@(posedgeclkornegedge sel<= sel<= seg= :seg8'b1100_0000;//顯示1=2=3=4=5=6=7=8=9=10=11=12=13=14=15= defaultseg8'b1111_1111;//5757****:::modulereg[3:0data;//wire[7:0seg;//wire[2:0sel;//initialclk=rst_n=data10;//data4'hA200.1//復(fù)位rst_n=always10clk~clk;//50MSEG7SEG7 輸出數(shù)碼管控制位選和信

****:::modulefreqclk,//系統(tǒng)時鐘always@(posedgeclkornegedgerst_n)clk_1K<=count<=if(count24999)50000分頻，得出1K的時鐘count<=count+1;count<=0;clk_1K<=~clk_1K;SEG7 : Themodulefunction：產(chǎn) 000moduleSEG7(clk// input23:0data;//outputreg7:0seg;//outputreg2:0sel;//reg2:0state;// always@(posedgeclkornegedgerst_n) sel<=data_temp<=state<=case0:begin//將 sel<= data_temp<= state<= sel<=data_temp<=state<=2sel<=data_temp<=state<=3sel<=data_temp<=state<=4sel<=data_temp<=state<=5sel<=data_temp<=state<=default:state<=seg= :seg8'b1100_0000;//顯示 :seg8'b1111_1001;//顯示2=3=4=5=6=7=8=9=10=11=12=13=14=15= default:seg=8'b1000_1110;//顯示“F” top :* Themodulefunctionmoduletopclk//seg//input23:0data;//output7:0seg;//output2:0sel;//.clk_1Kclk_1K