《電子技術基礎數字部分》考研康華光版2021考研真題庫

《電子技術基礎數字部分》考研康華光版2021考研真題庫第一部分考研真題精選一、填空題1（10100011.11）2＝（）10＝（）8421BCD。[電子科技大學2009年研]【答案】163.75；000101100011.01110101查看答案【解析】二進制轉換為十進制時，按公式D＝∑ki×2i求和即可，再由十進制數的每位數對應寫出8421BCD碼。2數（39.875）10的二進制數為（年研]），十六進制數為（）。[重慶大學2014【答案】100111.111；27.E查看答案【解析】將十進制數轉化為二進制數時，整數部分除以2取余，小數部分乘以2取整，得到（39.875）10＝（100111.111）2。4位二進制數有16個狀態(tài)，不夠4位的，若為整數位則前補零，若為小數位則后補零，即（100111.111）2＝（00100111.1110）2＝（27.E）16。3（10000111）8421BCD＝（大學2014年研]）2＝（）8＝（）10＝（）16。[山東【答案】1010111；127；87；57查看答案【解析】8421BCD碼就是利用四個位元來儲存一個十進制的數碼。所以可先將8421BCD碼轉換成10進制再進行二進制，八進制和十六進制的轉換。（10000111）8421BCD＝（87）10＝（1010111）22進制轉8進制，三位為一組，整數向前補0，因此（001010111）2＝（127）8。同理，2進制轉16進制每4位為一組，（01010111）2＝（57）16。4（2B）16＝（年研]）2＝（）8＝（）10＝（）8421BCD。[山東大學2015【答案】00101011；53；43；01000011查看答案【解析】4位二進制數有16個狀態(tài)，因此可以將一位16進制數轉化為4位二進制數，得到（2B）16＝（00101011）2；八進制由0～7八個數碼表示，可以將一組二進制數從右往左，3位二進制數分成一組，得到（00101011）2＝（53）8；將每位二進制數與其權值相乘，然后再相加得到相應的十進制數，（00101011）2＝（43）10；8421BCD碼是一種二進制的數字編碼形式，用二進制編碼的十進制代碼。因此可以將每位二進制數轉化為4位8421BCD碼，（43）10＝（01000011）8421BCD。5（20.16）10＝（）2（要求誤差不大于2－3）。[北京郵電大學2016年研]【答案】10100.001查看答案【解析】將十進制數轉化為二進制數時，整數部分除以2取余，小數部分乘以2取整；又因為題目要求誤差不大于2－3，故小數點后保留三位即可，得到（20.16）10＝（10100.001）2。6（35）10＝（年研]）2＝（）8＝（）16＝（）8421BCD。[山東大學2019【答案】100011；43；23；00110101查看答案【解析】先將十進制數轉換為二進制數，然后分別根據每三位二進制數對應一位八進制數轉換為八進制數和每四位二進制數對應一位十六進制數轉換為十六進制數，不夠三位或者四位的，若為整數位則前補零，若為小數位則后補零。根據每一位十進制數對應4位8421碼得到8421BCD碼。7二進制數（10110001）2轉換為十六進制數為（8。[中國海洋大學2019年研]）16，轉換為八進制數為（）【答案】B1；261查看答案【解析】根據每三位二進制數對應一位八進制數轉換為八進制數；每四位二進制數對應一位十六進制數轉換為十六進制數，不夠三位或者四位的，若為整數位則前補零，若為小數位則后補零。8用最小項表示函數F（A，B，C）＝∑m（0，1，2，6），則它的最大項表達式是F＝（）（注：不要寫簡略形式）。[北京郵電大學2015年研]【答案】∏m（3，4，5，7）＝（A＋B′＋C′）（A′＋B＋C）（A′＋B＋C′）（A′＋B′＋C′）查看答案【解析】根據最小項之和與最大項之積兩種形式的關系，可得到最大項表達式。＿9邏輯函數式Y2＝ABCD＋ABCD＋ABCD＿化簡成最簡與或式為（）。[中國海洋大學2019年研]【答案】Y2＝ABCD＋ABC′＋ABD′＋A′CD＋B′CD【解析】根據德摩根定律將邏輯函數式進行化簡可得最終結果。10以“1”和“0”分別代表高低電平，試給出下圖各電路的輸出（圖1-1-1中均為TTL門電路）。[山東大學2016年研]Y1＝（）；Y2＝（）；Y3＝（）；Y4＝（）。圖1-1-1【答案】0；0；1；A查看答案【解析】TTL電路輸入端經電阻接低電平時，R＜0.91kΩ是輸入端可視作邏輯0，R＞2.5kΩ可視作邏輯1，若輸入端懸空則可視作邏輯1。所以根據以上分析可得：Y1：該門為或非門。Y1＝（1＋0）′＝0Y2：該門為非門。Y2＝（1）′＝0Y3：該門為與非門。Y3＝（A·0）′＝1Y4：該門為同或門。Y4＝（A⊙1）＝A11以“1”和“0”分別代表高、低電平，試給出下圖各電路的輸出（圖1-1-2中均為TTL門電路）。[山東大學2015年研]Y1＝（）；Y2＝（）；Y3＝（）；Y4＝（）。圖1-1-2各TTL門電路【答案】1；A′；A；0查看答案【解析】TTL電路輸入端經電阻接低電平時，R＜0.91kΩ輸入端可視作邏輯0，R＞2.5kΩ可視作邏輯1，若輸入端接3.5V電壓時可視為邏輯1。根據以上分析可得：輸出信號Y1的為與非門，Y1＝（A·0）′＝1；輸出信號Y2的為與非門Y2＝（A·1）′＝A′；輸出信號Y3的為與門，Y3＝（A·1）＝A；輸出信號Y4的為或非門，Y4＝（A＋1）′＝0。12以“1”和“0”分別代表高低電平，試給出下圖各電路的輸出（圖1-1-3中均為TTL門電路）。[山東大學2014年研]Y1＝（）；Y2＝（）；Y3＝（）；Y4＝（）。圖1-1-3【答案】A′；0；A′；A查看答案【解析】TTL電路輸入端經電阻接低電平時，R＜0.91kΩ是輸入端可視作邏輯0，R＞2.5kΩ可視作邏輯1，若輸入端懸空則可視作邏輯1。所以根據以上分析可得：Y1：該門為或非門。Y1＝（A＋0）′＝A′Y2：該門同樣為或非門。Y2＝（A＋1）′＝0Y3：該門為與非門。Y3＝（A·1）′＝A′Y4：該門為同或門。Y4＝（A⊙1）＝A13CMOS或非門輸入端的處理方法是（【答案】通過限流電阻接地查看答案）。[山東大學2014年研]【解析】CMOS或非門的輸入不允許懸空，因為懸空相當于高電平，輸出端的輸出電平將一直保持為0，并可能產生由干擾引起的輸出錯誤。所以處理方法為通過限流電阻接地這樣輸入端為低電平不會影響或非門的邏輯功能。14負邏輯或門是正邏輯（）門。[山東大學2014年研]【答案】與查看答案【解析】正邏輯：高電平表示邏輯1，低電平表示邏輯0。負邏輯：用高電平表示邏輯0，低電平表示邏輯1。所以負邏輯或門的真值表為：表1-1-1負邏輯或門真值表由上述真值表可看出負邏輯或門是正邏輯與門。15要實現線與功能，應使用（）門。[山東大學2015年研]【答案】OC查看答案【解析】OC門即為集電極開路門，可將多個集電極輸出端并聯(lián)在一起接上拉電阻至高電平，從而實現OC門的線與功能。16TTL電路的輸入特性為（），傳輸特性為（）。[重慶大學2015年研]【答案】高電平輸入電流很小，0.04mA左右，低電平輸入電流在－1mA左右；分為飽和區(qū)，放大區(qū)，截止區(qū)。查看答案17三態(tài)輸出的CMOS門電路三態(tài)包括高電平、低電平、（）。在一條總線上分時復用多個器件可以用（）達到隔離和選通的目的。[重慶大學2014年研]【答案】高阻態(tài)；高阻態(tài)查看答案【解析】下圖1-1-4為三態(tài)與非門電路圖，通過分析電路邏輯狀態(tài)可得到高電平、低電平和高阻態(tài)三個狀態(tài)；通常在數據總線上接有多個器件，為了防止總線上各設備之間的沖突，那些接在總線上的設備需要將輸出信號設置為高阻態(tài)，相當于總線斷開，避免與總線上的其他設備發(fā)生沖突。圖1-1-4三態(tài)與非門電路圖18門電路的電壓傳輸曲線反映（2014年研]）的關系，噪聲容限指（）。[重慶大學【答案】輸出電壓和輸入電壓；在保證輸出高、低電平基本不變的條件下，所允許的最大噪聲幅度查看答案【解析】門電路電壓傳輸曲線反映了輸出端電壓和輸入端電壓之間的關系；噪聲容限是指在保證輸出高、低電平基本不變的條件下，允許輸入信號的高、低電平有一個波動范圍，這個范圍稱為輸入端的噪聲容限。19扇出系數是指（單個輸入端的低電平輸入電流的（【答案】能驅動同類門電路的數目；4查看答案）。四輸入TTL與非門輸入端均為低電平時，總輸入電流為）倍。[重慶大學2014年研]【解析】扇出系數是指能驅動同類門電路的數目；而四輸入TTL門電路輸入端總電流為每個輸入端電流之和。20CMOS電路的靜態(tài)功能耗比TTL電路的靜態(tài)功耗（）。[中山大學2010年研]【答案】小查看答案【解析】CMOS門電路在靜態(tài)下無論輸出高電平還是低電平，總有一個管子是截止的，電流極小，所以靜態(tài)功耗很小。21在數字門電路中，（學2016年研]）門可以用來傳輸連續(xù)變化的模擬信號。[北京郵電大【答案】傳輸查看答案【解析】CMOS傳輸門的一個重要用途是作模擬開關。22CMOS與TTL邏輯門的性能特點不同，（邏輯門的功耗很低。[山東大學2017年研]【答案】TTL；CMOS查看答案）邏輯門的帶載能力較強；（）【解析】TTL門電路的優(yōu)點是帶負載能力強，而功耗較大；CMOS門電路突出的優(yōu)點之一是功耗低。23在TTL型邏輯集成門電路中，輸出高電平電壓值應大于（），輸出低電平電壓值應小于（）。[山東大學2017年研]【答案】2.4V；0.4V查看答案【解析】根據噪聲容限的定義與計算方法，典型TTL門電路中74系列的典型參數為VOH（min）＝2.4V；VOL（max）＝0.4V。24（研]）門電路是目前各種數字集成電路中工作速度最快的。[山東大學2019年【答案】ECL查看答案【解析】ECL門電路工作速度快的原因主要有：①ECL門電路消除了由于飽和導通而產生的電荷存儲效應；②由于電路中電阻阻值取得很小，邏輯擺幅（高、低電平之差）又低，從而有效地縮短了電路各節(jié)點電位的上升時間和下降時間。25電路如圖1-1-5所示，各圖的邏輯函數表達式分別為（[中國海洋大學2019年研]）、（）、（）。圖1-1-5【答案】A′；1；A′B′查看答案【解析】F1為或非門，F1＝（A＋0）′＝A′；F2為與非門，F2＝（A·B·0）′＝1；F3為或非門，F3＝（A＋B＋0）′＝（A＋B）′＝A′B′。26如圖1-1-6所示電路為4選1數據選擇器構成的組合電路，寫出其輸出端的最簡與或式F＝（）。[北京郵電大學2015年研]圖1-1-6【答案】[C′（A1′A0′）＋C′（A1′A0）＋1（A1A0′）＋C′（A1A0）]【解析】根據數據選擇器的邏輯函數式進行相應輸入位的書寫即可。27觸發(fā)器的特點為（）。[重慶大學2015年研]【答案】①觸發(fā)器有兩種能自行保持的穩(wěn)定狀態(tài)，分別表示二進制數0和1或二值信息邏輯0和邏輯1。②在適當的觸發(fā)信號作用下，觸發(fā)器可從一種穩(wěn)定狀態(tài)轉變?yōu)榱硪环N穩(wěn)定狀態(tài)；當觸發(fā)信號消失后，能保持現有狀態(tài)不變?！窘馕觥坑|發(fā)器具有以下特點：①具有兩個能自行保持的穩(wěn)定狀態(tài)，以表示邏輯狀態(tài)0和1，或二進制數0和1；②在觸發(fā)信號操作下，根據不同輸入信號可以置成1或0狀態(tài)。28觸發(fā)器的空翻是指（2014年研]），可以消除空翻的觸發(fā)器包括（）。[重慶大學【答案】在同一個時鐘脈沖信號作用區(qū)間內，由于時鐘脈沖的寬度過大，觸發(fā)器出現在“0”、“1”兩邏輯信號中多次翻轉的現象；維持阻塞D觸發(fā)器和邊沿JK觸發(fā)器查看答案【解析】為了避免空翻可以將電平觸發(fā)的方式改為CLK時鐘信號的邊沿觸發(fā)，目前已用于數字集成電路的有維持阻塞D觸發(fā)器和邊沿JK觸發(fā)器等。29一個邊沿JK觸發(fā)器，如果J＝K＝0，在時鐘信號到來時觸發(fā)器的狀態(tài)（[山東大學2014年研]）?！敬鸢浮坎蛔儾榭创鸢福撸摺窘馕觥縅K觸發(fā)器的特征表達式為Qn＋1＝JQ＋KQn，將J＝K＝0代入特n征方程中可得Qn＋1＝Qn所以狀態(tài)不變。30對于JK觸發(fā)器，若J＝＿K，則Q可實現（大學2016年研]）觸發(fā)器的邏輯功能。[北京郵電【答案】T查看答案【解析】JK觸發(fā)器的輸入端連在一起時就成為了T觸發(fā)器。31n位二進制計數器要由（學2019年研]）個觸發(fā)器構成，它的狀態(tài)數為（）。[山東大【答案】n；2n【解析】二進制計數器的位數與所用觸發(fā)器位數相同；狀態(tài)數為2n。32集成觸發(fā)器的直接置1端和直接置0端是用來預置（電平有效的，當不用時應將它們放在（）。[山東大學2018年研]【答案】觸發(fā)器指定初始；高電平查看答案）狀態(tài)的，若它們是低【解析】觸發(fā)器的置1端和置0端是用來在有些場合下，需要在CLK到來前預先將觸發(fā)器置為特定狀態(tài)時使用，當觸發(fā)器工作在正常時鐘信號控制時應該其置于高電平。33時序電路中“等價狀態(tài)”是（學2014年研]），在實際應用中起（）作用。[重慶大【答案】相同的輸入下，輸出相同且次態(tài)也相同；化查簡看答案【解析】狀態(tài)等價是指在相同的輸入變量條件下，次態(tài)相同且輸出也相同，等價的狀態(tài)主要用于化簡狀態(tài)轉換表，也就是減少電路的狀態(tài)數量，可以優(yōu)化構成相應電路的硬件結構。34一個模值為6的計數器，狀態(tài)轉移圖如圖1-1-7所示，若初始狀態(tài)為000，則經過100個CP脈沖后，其狀態(tài)為（）。[北京郵電大學2015年研]圖1-1-7【答案】110查看答案【解析】每經過一個CP脈沖，計數器的狀態(tài)按照順序變化一次，100/6＝16···4，所以經過了100CP脈沖后，計數器循環(huán)了16個完整計數周期，然后又進行了4次狀態(tài)變化，所以此時狀態(tài)為110。354個觸發(fā)器構成M序列發(fā)生器，反饋函數D0＝Q3⊕Q0，若初始狀態(tài)為Q3Q2Q1Q0＝1010，則整個M序列為（）。[北京郵電大學2015年研]【答案】1111101011001000查看答案【解析】根據初始狀態(tài)和反饋函數可以列出狀態(tài)轉換表，得到循環(huán)的狀態(tài)序列，從而得到Q3的周期性輸出的序列。36某M序列發(fā)生器由4位D觸發(fā)器構成，反饋函數為Q3⊕Q0，若該發(fā)生器的初始狀態(tài)Q3Q2Q1Q0＝1111，則在第2016個狀態(tài)時Q3的輸出為（電大學2016年研]）。[北京郵【答案】1查看答案【解析】根據初始狀態(tài)和反饋函數可知4位觸發(fā)器構成的序列發(fā)生器所產生的序列為16位，所以每16個時鐘脈沖輸出一個完整的序列，故2016個狀態(tài)時剛好完成了126個循環(huán)，所以又回到了初始狀態(tài)，故Q3＝1。371024×4EPROM可視為存儲一個（技大學2008年研]）輸入（）輸出的真值表。[電子科【答案】10；4查看答案【解析】210＝1024，10位地址碼，輸出具有4位。38RAM電路通常由（年研]）、（）、（）三部分組成。[山東大學2015【答案】存儲矩陣；地址譯碼器；讀/寫控制電路查看答案【解析】圖1-1-8為RAM的結構框圖，從圖中可以得到RAM電路通常由存儲矩陣、地址譯碼器和讀/寫控制電路組成。圖1-1-8RAM結構框圖39RAM中的地址譯碼器一般都分成（東大學2014年研]）地址譯碼器和（）地址譯碼器。[山【答案】行；列查看答案【解析】地址譯碼器一般都分成行地址譯碼器和列地址譯碼器兩部分。行地址譯碼器將輸入地址代碼的若干位譯成某一條字線的輸出高、低電平信號，從存儲矩陣中選中一行存儲單元；列地址譯碼器將輸入地址代碼的其余幾位譯成某一根輸出線上的高、低電平信號，從字線選中的一行存儲單元中再選1位（或幾位），使這些被選中的單元經讀/寫控制電路與輸入/輸出端接通，以便對這些單元進行讀、寫操作。40若用32K×8位的CMOS靜態(tài)RAM芯片組成256K×16位的存儲器系統(tǒng)，共需要（）片芯片。[北京郵電大學2015年研]【答案】16查看答案【解析】根據存儲器的位擴展和字擴展方式可知，（256×16）/（32×8）＝16。41圖1-1-9是某存儲器ROM的點陣圖，請?zhí)羁眨海?）該ROM的容量為（）。（2）D3的輸出函數式最小項之和的形式為（），最簡與或式為（）。（3）要求D0輸出函數D0＝A＋B＋C