邏輯運(yùn)算與集成邏輯門

邏輯運(yùn)算與集成邏輯門第一頁(yè)，共七十三頁(yè)，編輯于2023年，星期二§2.1基本邏輯關(guān)系§2.2門電路概述§2.3TTL與非門§2.4其它類型的TTL門電路§2.5MOS門電路第二頁(yè)，共七十三頁(yè)，編輯于2023年，星期二邏輯變量、邏輯函數(shù)、真值表一、邏輯函數(shù)與邏輯變量一個(gè)結(jié)論成立與否，取決于與其相關(guān)的前提條件是否成立。結(jié)論與前提條件之間的因果關(guān)系叫邏輯函數(shù)。通常記作：F=f(A,B,C,…)

邏輯函數(shù)F也是一個(gè)邏輯變量，叫做因變量或輸出變量。A，B，C，…叫做自變量或輸入變量。第三頁(yè)，共七十三頁(yè)，編輯于2023年，星期二邏輯變量只有“真”、“假”兩種可能，在邏輯數(shù)學(xué)中，把“真”、“假”稱為邏輯變量的取值，簡(jiǎn)稱邏輯值。通常用“1”表示“真”，用“0”表示“假”，稱之為正邏輯。二、真值表描述邏輯函數(shù)F與邏輯變量A之間真假關(guān)系的表格，稱之為真值表。(a)(b)A

FAF假真真假0110第四頁(yè)，共七十三頁(yè)，編輯于2023年，星期二基本邏輯關(guān)系：與

(and)、或

(or)

非(not)?！?.1基本邏輯關(guān)系一、“與”邏輯與邏輯：決定事件發(fā)生的各條件中，所有條件都具備，事件才會(huì)發(fā)生（成立）。規(guī)定:

開(kāi)關(guān)合為邏輯“1”

開(kāi)關(guān)斷為邏輯“0”

燈亮為邏輯“1”

燈滅為邏輯“0”EFABC第五頁(yè)，共七十三頁(yè)，編輯于2023年，星期二&ABCF邏輯符號(hào)：AFBC00001000010011000010101001101111邏輯式：F=A?B?C邏輯乘法邏輯與真值表EFABC真值表特點(diǎn):

任0則0,全1則1與邏輯運(yùn)算規(guī)則：0?0=00?1=01?0=01?1=1第六頁(yè)，共七十三頁(yè)，編輯于2023年，星期二二、“或”邏輯AEFBC或邏輯：決定事件發(fā)生的各條件中，有一個(gè)或一個(gè)以上的條件具備，事件就會(huì)發(fā)生（成立）。規(guī)定:

開(kāi)關(guān)合為邏輯“1”

開(kāi)關(guān)斷為邏輯“0”

燈亮為邏輯“1”

燈滅為邏輯“0”第七頁(yè)，共七十三頁(yè)，編輯于2023年，星期二AFBC00001001010111010011101101111111真值表1ABCF邏輯符號(hào)：邏輯式：F=A+B+C邏輯加法邏輯或AEFBC真值表特點(diǎn)：

任1則1,全0則0。或邏輯運(yùn)算規(guī)則:0+0=00+1=11+0=11+1=1第八頁(yè)，共七十三頁(yè)，編輯于2023年，星期二三、“非”邏輯“非”邏輯：決定事件發(fā)生的條件只有一個(gè)，條件不具備時(shí)事件發(fā)生（成立），條件具備時(shí)事件不發(fā)生。規(guī)定:

開(kāi)關(guān)合為邏輯“1”

開(kāi)關(guān)斷為邏輯“0”

燈亮為邏輯“1”

燈滅為邏輯“0”AEFR第九頁(yè)，共七十三頁(yè)，編輯于2023年，星期二邏輯符號(hào)：邏輯非邏輯反AF0110真值表AEFR真值表特點(diǎn):1則0,0則1。邏輯式：運(yùn)算規(guī)則：AF1第十頁(yè)，共七十三頁(yè)，編輯于2023年，星期二四、幾種常用的邏輯關(guān)系邏輯“與”、“或”、“非”是三種基本的邏輯關(guān)系，任何其它的邏輯關(guān)系都可以以它們?yōu)榛A(chǔ)表示。與非：條件A、B、C都具備，則F不發(fā)生。&ABCF其他幾種常用的邏輯關(guān)系如下表：第十一頁(yè)，共七十三頁(yè)，編輯于2023年，星期二或非：條件A、B、C任一具備，則F不發(fā)生。1ABCF異或：條件A、B有一個(gè)具備，另一個(gè)不具備則F發(fā)生。=1ABCF同或：條件A、B相同，則F發(fā)生。ABC=F第十二頁(yè)，共七十三頁(yè)，編輯于2023年，星期二與或非運(yùn)算：邏輯表達(dá)式為：第十三頁(yè)，共七十三頁(yè)，編輯于2023年，星期二基本邏輯關(guān)系小結(jié)邏輯符號(hào)表示式與&ABYABY≥1或非1YAY=ABY=A+B與非&ABY或非ABY≥1異或=1ABYY=AB第十四頁(yè)，共七十三頁(yè)，編輯于2023年，星期二門電路的作用：是用以實(shí)現(xiàn)邏輯關(guān)系的電子電路，與基本邏輯關(guān)系相對(duì)應(yīng)。門電路的主要類型：與門、或門、與非門、或非門、異或門等。門電路的輸出狀態(tài)與賦值對(duì)應(yīng)關(guān)系：正邏輯：高電位對(duì)應(yīng)“1”；低電位對(duì)應(yīng)“0”?；旌线壿嫞狠斎胗谜壿?、輸出用負(fù)邏輯；或者輸入用負(fù)邏輯、輸出用正邏輯。一般采用正邏輯負(fù)邏輯：高電位對(duì)應(yīng)“0”；低電位對(duì)應(yīng)“1”。§2.2門電路概述第十五頁(yè)，共七十三頁(yè)，編輯于2023年，星期二100VVcc在數(shù)字電路中，對(duì)電壓值為多少并不重要，只要能判斷高低電平即可。K開(kāi)------VO輸出高電平，對(duì)應(yīng)“1”。K合------VO輸出低電平，對(duì)應(yīng)“0”。VOKVccRVV第十六頁(yè)，共七十三頁(yè)，編輯于2023年，星期二門(電子開(kāi)關(guān))滿足一定條件時(shí)，電路允許信號(hào)通過(guò)開(kāi)關(guān)接通。開(kāi)門狀態(tài)：關(guān)門狀態(tài)：條件不滿足時(shí)，信號(hào)通不過(guò)開(kāi)關(guān)斷開(kāi)。第十七頁(yè)，共七十三頁(yè)，編輯于2023年，星期二開(kāi)關(guān)作用二極管反向截止：開(kāi)關(guān)接通開(kāi)關(guān)斷開(kāi)三極管（C,E)飽和區(qū)：截止區(qū)：開(kāi)關(guān)接通CEB開(kāi)關(guān)斷開(kāi)正向?qū)ǎ篊EB第十八頁(yè)，共七十三頁(yè)，編輯于2023年，星期二R1R2AF+uccuAtuFt+ucc0.3V三極管的開(kāi)關(guān)特性：第十九頁(yè)，共七十三頁(yè)，編輯于2023年，星期二一、二極管與門和或門電路1．與門電路第二十頁(yè)，共七十三頁(yè)，編輯于2023年，星期二

2．或門電路第二十一頁(yè)，共七十三頁(yè)，編輯于2023年，星期二二、三極管非門電路第二十二頁(yè)，共七十三頁(yè)，編輯于2023年，星期二1.體積大、工作不可靠。2.需要不同電源。3.各種門的輸入、輸出電平不匹配。分立元件門電路的缺點(diǎn)：采用類似的方法還可以構(gòu)成或非門、異或門等。第二十三頁(yè)，共七十三頁(yè)，編輯于2023年，星期二§2.3TTL與非門數(shù)字集成電路：在一塊半導(dǎo)體基片上制作出一個(gè)完整的邏輯電路所需要的全部元件和連線。使用時(shí)接：電源、輸入和輸出。數(shù)字集成電路具有體積小、可靠性高、速度快、而且價(jià)格便宜的特點(diǎn)。TTL型電路：輸入和輸出端結(jié)構(gòu)都采用了半導(dǎo)體晶體管，稱之為:

Transistor—TransistorLogic。第二十四頁(yè)，共七十三頁(yè)，編輯于2023年，星期二2.3.1TTL與非門的基本原理一、結(jié)構(gòu)TTL與非門的內(nèi)部結(jié)構(gòu)+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABC3603k750100第二十五頁(yè)，共七十三頁(yè)，編輯于2023年，星期二輸入級(jí)輸出級(jí)中間級(jí)+5VABCR1T1R2T2R3FR4R5T3T4T5T1—多發(fā)射極晶體管：實(shí)現(xiàn)“與”運(yùn)算。第二十六頁(yè)，共七十三頁(yè)，編輯于2023年，星期二+5VABCR1T1R2T2R3FR4R5T3T4T5“非”復(fù)合管形式與非門輸出級(jí)“與”第二十七頁(yè)，共七十三頁(yè)，編輯于2023年，星期二1.任一輸入為低電平（0.3V）時(shí)“0”0.7V不足以讓T2、T5導(dǎo)通+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABC3603k750100二、工作原理三個(gè)PN結(jié)導(dǎo)通需2.1V第二十八頁(yè)，共七十三頁(yè)，編輯于2023年，星期二+5VFR4R2R13kR5R3T3T4T1T5b1c1ABC0.7V“0”uouo=5-uR2-ube3-ube43.4V高電平！邏輯關(guān)系：任0則1。第二十九頁(yè)，共七十三頁(yè)，編輯于2023年，星期二+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABC“1”全導(dǎo)通電位被嵌在2.1V全反偏1V截止2.輸入全為高電平（3.4V）時(shí)第三十頁(yè)，共七十三頁(yè)，編輯于2023年，星期二+5VFR2R13kT2R3T1T5b1c1ABC全反偏“1”飽和uF=0.3V輸入、輸出的邏輯關(guān)系式：邏輯關(guān)系：全1則0。第三十一頁(yè)，共七十三頁(yè)，編輯于2023年，星期二一、電壓傳輸特性2.3.2TTL與非門的特性和技術(shù)參數(shù)測(cè)試電路&+5Vuiuo第三十二頁(yè)，共七十三頁(yè)，編輯于2023年，星期二uo(V)ui(V)123UOH(3.4V)UOL(0.3V)傳輸特性曲線uo(V)ui(V)123UOH“1”UOL(0.3V)閾值UT=1.4V理想的傳輸特性輸出高電平輸出低點(diǎn)平第三十三頁(yè)，共七十三頁(yè)，編輯于2023年，星期二1.輸出高電平UOH、輸出低電平UOL

UOH2.4V

UOL

0.4V便認(rèn)為合格。

典型值UOH=3.4V

UOL=0.3V。2.閾值電壓UTui<UT時(shí)，認(rèn)為ui是低電平。ui>UT時(shí)，認(rèn)為ui是高電平。UT=1.4V第三十四頁(yè)，共七十三頁(yè)，編輯于2023年，星期二二、輸入、輸出負(fù)載特性&&？1.前后級(jí)之間電流的聯(lián)系分兩種情況討論：

（1）前級(jí)輸出為高電平時(shí)（2）前級(jí)輸出為低電平時(shí)第三十五頁(yè)，共七十三頁(yè)，編輯于2023年，星期二前級(jí)輸出為高電平時(shí)前級(jí)后級(jí)反偏+5VR4R2R5T3T4R1T1+5V級(jí)間電流：流出前級(jí)，記為IOH（拉電流）。拉電流能力：維持UOH時(shí)，所允許的最大拉電流值。第三十六頁(yè)，共七十三頁(yè)，編輯于2023年，星期二前級(jí)輸出為低電平時(shí)前級(jí)后級(jí)R1T1+5V級(jí)間電流：流入前級(jí)，記為IOL

，約1.4mA。稱為灌電流。+5VR2R13kT2R3T1T5b1c1第三十七頁(yè)，共七十三頁(yè)，編輯于2023年，星期二灌電流的計(jì)算飽和壓降R1T1+5V+5VR2R13kT2R3T1T5b1c1第三十八頁(yè)，共七十三頁(yè)，編輯于2023年，星期二2.扇出系數(shù)扇出系數(shù)：與非門電路輸出能驅(qū)動(dòng)同類門的個(gè)數(shù)。IiH1IiH3IOH前級(jí)輸出為高電平時(shí)：+5VR4R2R5T3T4T1前級(jí)T1T1IiH2第三十九頁(yè)，共七十三頁(yè)，編輯于2023年，星期二T1T1T1+5VR2R13kT2R3T1T5b1c1前級(jí)IOLIiL1IiL2IiL3前級(jí)輸出為低電平時(shí)：與非門的扇出系數(shù)一般是10。第四十頁(yè)，共七十三頁(yè)，編輯于2023年，星期二3.輸入端通過(guò)電阻R接地Rui+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABC問(wèn)題：這時(shí)，輸入是“1”還是“0”？第四十一頁(yè)，共七十三頁(yè)，編輯于2023年，星期二R較小時(shí)：ui<UT

，

T2不導(dǎo)通，輸出高電平。R增大時(shí)：Ruiui=UT時(shí)，輸出低電平。+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABCRui第四十二頁(yè)，共七十三頁(yè)，編輯于2023年，星期二+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABCRui計(jì)算臨界電阻值：即：當(dāng)R1.45k時(shí)，可以認(rèn)為輸入為“1”；當(dāng)R<1.45k時(shí)，可以認(rèn)為輸入為“0”。第四十三頁(yè)，共七十三頁(yè)，編輯于2023年，星期二以上分析說(shuō)明：懸空的輸入端相當(dāng)于接高電平。為了防止干擾，一般將懸空的輸入端接高電平。TTL與非門在使用時(shí)多余輸入端處理：1.接+5V。2.若懸空，UI=“1”。3.輸入端并聯(lián)使用。第四十四頁(yè)，共七十三頁(yè)，編輯于2023年，星期二4.平均傳輸時(shí)間tui0tuo050%50%tpd1tpd2典型值：310ns第四十五頁(yè)，共七十三頁(yè)，編輯于2023年，星期二如：TTL門電路芯片（四2輸入與非門，型號(hào)74LS00)地GNDTTL門電路芯片簡(jiǎn)介外形&&&1413121110

9

8

1

2

3

4

5

6

7&管腳電源VCC（+5V）第四十六頁(yè)，共七十三頁(yè)，編輯于2023年，星期二§2.4其它類型的TTL門電路2.4.1集電極開(kāi)路的與非門（OC門）一、問(wèn)題的提出標(biāo)準(zhǔn)TTL與非門進(jìn)行與運(yùn)算:&ABEF&CD&G1&ABEF&CDG能否“線與”？（OpenCollector)第四十七頁(yè)，共七十三頁(yè)，編輯于2023年，星期二+5VR4R2T3T4T5R3TTL與非門的輸出電阻很低。這時(shí)，直接線與會(huì)使電流i

劇烈增加。i功耗T4熱擊穿UOL與非門2：不允許直接“線與”與非門1

截止與非門2

導(dǎo)通UOHUOL與非門1：i+5VR4R2T3T4T5R3問(wèn)題：TTL與非門能否直接線與？第四十八頁(yè)，共七十三頁(yè)，編輯于2023年，星期二RLUCC集電極懸空+5VFR2R13kT2R3T1T5b1c1ABC&符號(hào)應(yīng)用時(shí)輸出端要接一上拉負(fù)載電阻RL。二、OC門結(jié)構(gòu)特點(diǎn)：RL

和UCC

可以外接。F=ABC第四十九頁(yè)，共七十三頁(yè)，編輯于2023年，星期二1.OC門可以實(shí)現(xiàn)“線與”功能。&&&UCCF1F2F3F分析：F1、F2、F3任一導(dǎo)通，則F=0。F1、F2、F3全截止，則F=1。輸出級(jí)RLUCCRLT5T5T5F=F1F2F3OC門的應(yīng)用第五十頁(yè)，共七十三頁(yè)，編輯于2023年，星期二②實(shí)現(xiàn)電平轉(zhuǎn)換——抬高輸出高電平。

OC門輸出的低電平UOL=UCES5≈0.3V，高電平UOH=UCC-ICEO5RC≈UCC。所以，改變電源電壓可以方便地改變其輸出高電平。

OC門的這一特性，被廣泛用于數(shù)字系統(tǒng)的接口電路，實(shí)現(xiàn)前級(jí)和后級(jí)的電平匹配。第五十一頁(yè)，共七十三頁(yè)，編輯于2023年，星期二

③驅(qū)動(dòng)非邏輯性負(fù)載。圖2-22(a)是用來(lái)驅(qū)動(dòng)發(fā)光二極管(LED)的。當(dāng)OC門輸出UOL時(shí)，LED導(dǎo)通發(fā)光；當(dāng)OC門輸出UOH時(shí)，LED截止熄滅。第五十二頁(yè)，共七十三頁(yè)，編輯于2023年，星期二2.4.2三態(tài)門E—控制端+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABDE一、結(jié)構(gòu)第五十三頁(yè)，共七十三頁(yè)，編輯于2023年，星期二+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABDE二、工作原理1.控制端E=0時(shí)的工作情況：01截止第五十四頁(yè)，共七十三頁(yè)，編輯于2023年，星期二+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABDE2.控制端E=1時(shí)的工作情況：10導(dǎo)通截止截止高阻態(tài)第五十五頁(yè)，共七十三頁(yè)，編輯于2023年，星期二&ABF符號(hào)功能表三、三態(tài)門的符號(hào)及功能表&ABF符號(hào)功能表使能端高電平起作用使能端低電平起作用第五十六頁(yè)，共七十三頁(yè)，編輯于2023年，星期二E1E2E3公用總線０１０三態(tài)門主要作為TTL電路與總線間的接口電路。四、三態(tài)門的用途工作時(shí)，E1、E2、E3分時(shí)接入高電平。第五十七頁(yè)，共七十三頁(yè)，編輯于2023年，星期二§2.5MOS門電路MOS電路的特點(diǎn)：2.是電壓控制元件，靜態(tài)功耗小。3.允許電源電壓范圍寬（318V）。4.扇出系數(shù)大，抗噪聲容限大。優(yōu)點(diǎn)1.工藝簡(jiǎn)單，集成度高。缺點(diǎn)：工作速度比TTL低。第五十八頁(yè)，共七十三頁(yè)，編輯于2023年，星期二2.5.1

CMOS

反相器1.工作原理AL1+VDD+10VD1S1vivOTNTPD2S20V+10VvivGSNvGSPTNTPvO0V

0V-10V截止導(dǎo)通10V10V10V

0V導(dǎo)通截止0VVTN=2VVTP=-2V邏輯圖邏輯表達(dá)式vi(A)0vO(L)1邏輯真值表10第五十九頁(yè)，共七十三頁(yè)，編輯于2023年，星期二A

BTN1TP1

TN2TP2L00011011截止導(dǎo)通截止導(dǎo)通導(dǎo)通導(dǎo)通導(dǎo)通截止截止導(dǎo)通截止截止截止截止導(dǎo)通導(dǎo)通1110與非門1.CMOS與非門vA+VDD+10VTP1TN1TP2TN2ABLvBvLAB&(a)電路結(jié)構(gòu)(b)工作原理VTN=2VVTP=-2V0V10V2.5.2CMOS邏輯門第六十頁(yè)，共七十三頁(yè)，編輯于2023年，星期二或非門2.CMOS或非門+VDD+10VTP1TN1TN2TP2ABLA

B

TN1TP1TN2TP2L00011011截止導(dǎo)通截止導(dǎo)通導(dǎo)通導(dǎo)通導(dǎo)通截止截止導(dǎo)通截止截止截止截止導(dǎo)通導(dǎo)通1000AB≥10V10VVTN=2VVTP=-2VN輸入的或非門的電路的結(jié)構(gòu)?輸入端增加有什么問(wèn)題?第六十一頁(yè)，共七十三頁(yè)，編輯于2023年，星期二1.）CMOS漏極開(kāi)路門的提出輸出短接，在一定情況下會(huì)產(chǎn)生低阻通路，大電流有可能導(dǎo)致器件的損毀，并且無(wú)法確定輸出是高電平還是低電平。2.5.3CMOS漏極開(kāi)路（OD）門+VDDTN1TN2AB+VDDAB01第六十二頁(yè)，共七十三頁(yè)，編輯于2023年，星期二（2）漏極開(kāi)路門的結(jié)構(gòu)與邏輯符號(hào)(c)可以實(shí)現(xiàn)線與功能;+VDDVSSTP1TN1TP2TN2ABL電路邏輯符號(hào)(b)與非邏輯不變漏極開(kāi)路門輸出連接(a)工作時(shí)必須外接電源和電阻;第六十三頁(yè)，共七十三頁(yè)，編輯于2023年，星期二(2)上拉電阻對(duì)OD門動(dòng)態(tài)性能的影響Rp的值愈小，負(fù)載電容的充電時(shí)間常數(shù)亦愈小，因而開(kāi)關(guān)速度愈快。但功耗大,且可能使輸出電流超過(guò)允許的最大值IOL(max）

。電路帶電容負(fù)載10CLRp的值大，可保證輸出電流不能超過(guò)允許的最大值IOL(max）、功耗小。但負(fù)載電容的充電時(shí)間常數(shù)亦愈大，開(kāi)關(guān)速度因而愈慢。第六十四頁(yè)，共七十三頁(yè)，編輯于2023年，星期二只有一個(gè)OD門導(dǎo)通，110為保證低電平輸出OD門的輸出電流不能超過(guò)允許的最大值IOL(max)且VO=VOL(max），RP不能太小。當(dāng)VO=VOL+VDDIILRP&&&&n…&m&…kIIL（total)IOL（max)第六十五頁(yè)，共七十三頁(yè)，編輯于2023年，星期二當(dāng)VO=VOH+VDDRP&&&&n…&m&…111IIH（total)I0H（total)為使得高電平不低于規(guī)定的VIH的最小值，則Rp的選擇不能過(guò)大。

第六十六頁(yè)，共七十三頁(yè)，編輯于2023年，星期二2.5.4CMOS傳輸門(雙向模擬開(kāi)關(guān))1.CMOS傳輸門電路邏輯符號(hào)υI

/υO(shè)υo/