數(shù)字邏輯電路 第六章t

數(shù)字邏輯電路第六章t第一頁，共四十五頁，編輯于2023年，星期三

異步時(shí)序電路和同步時(shí)序電路不同的是，沒有統(tǒng)一時(shí)鐘脈沖，電路狀態(tài)的改變直接依賴于輸入信號。電路中可以沒有時(shí)鐘脈沖，也可以有時(shí)鐘脈沖，但這里的時(shí)鐘脈沖只是一個(gè)輸入變量。

異步時(shí)序電路分為脈沖型異步時(shí)序電路和電平型異步時(shí)序電路。脈沖型異步時(shí)序電路要求輸入是脈沖信號：11101電平型異步時(shí)序電路的輸入信號是電平信號：11101

異步時(shí)序電路的速度比同步時(shí)序電路快；電路中無統(tǒng)一的時(shí)鐘脈沖……第二頁，共四十五頁，編輯于2023年，星期三第六章異步時(shí)序電路的分析與設(shè)計(jì)6.1

脈沖異步時(shí)序電路概述

組合電路存儲電路???x1xnz1zm?????????y1yl??????Y1YrCLK1~r異步時(shí)序電路的特點(diǎn)：電路狀態(tài)的改變直接依賴于輸入脈沖（包括時(shí)鐘脈沖）。即輸入脈沖和原狀態(tài)生成的激勵(lì)函數(shù)使電路翻轉(zhuǎn)到預(yù)定的新狀態(tài)。新狀態(tài)建立后，輸入脈沖消失，電路仍保持在該狀態(tài)，直至下一個(gè)輸入脈沖到達(dá)時(shí)，電路狀態(tài)才發(fā)生變化。所有觸發(fā)器的時(shí)鐘信號也是由組合電路產(chǎn)生，且不一定同時(shí)到來，也呈無規(guī)律性狀態(tài)輸入輸出激勵(lì)（記憶電路）第三頁，共四十五頁，編輯于2023年，星期三⒈脈沖異步時(shí)序電路與同步時(shí)序電路相同點(diǎn)是：

⑴狀態(tài)的改變都依賴于外加脈沖。

⑵存儲元件都是觸發(fā)器。⒉脈沖異步時(shí)序電路與同步時(shí)序電路的差異是：

⑴脈沖異步時(shí)序電路無外加的統(tǒng)一的時(shí)鐘脈沖。⑵輸入變量x為脈沖信號，由輸入脈沖直接引起電路的狀態(tài)改變。⑶由次態(tài)邏輯產(chǎn)生各觸發(fā)器控制輸入信號(Y1,Y2,…,Yr),而且還產(chǎn)生時(shí)間有先后的各觸發(fā)器的時(shí)鐘控制信號(CLK1,CLK2,…,CLKr)。第四頁，共四十五頁，編輯于2023年，星期三脈沖異步時(shí)序電路的電路結(jié)構(gòu)Mealy型電路結(jié)構(gòu)輸入x1,x2,···,xnCLK1,CLK2,···,CLKr控制變量y1,y2,···,yrz1,z2,···,zm輸出現(xiàn)態(tài)Y1,Y2,···,Yr輸出邏輯狀態(tài)存儲器次態(tài)邏輯輸入x1,x2,···,xnCLK1,CLK2,···,CLKr控制變量y1,y2,···,yrz1,z2,···,zm輸出現(xiàn)態(tài)Y1,Y2,···,Yr輸出邏輯狀態(tài)存儲器次態(tài)邏輯Moore型電路結(jié)構(gòu)第五頁，共四十五頁，編輯于2023年，星期三⒊

由于電路狀態(tài)的改變直接決定于輸入脈沖這一特點(diǎn)，要脈沖異步時(shí)序電路可靠工作（在組合電路部分不出現(xiàn)險(xiǎn)象），在設(shè)計(jì)時(shí)應(yīng)遵守如下輸入限制：⑴不允許兩根或兩根以上輸入線上同時(shí)有輸入脈沖。⑵在上一個(gè)輸入脈沖引起的電路狀態(tài)變化未穩(wěn)定以前，不允許加入新的輸入脈沖。或者說，當(dāng)異步時(shí)序電路尚處于狀態(tài)改變的過程中時(shí)，不允許有輸入脈沖到達(dá)。

4.由外部輸入脈沖引起的由次態(tài)邏輯及狀態(tài)存儲器共同作用

產(chǎn)生的時(shí)鐘脈沖可能僅加在電路中某些觸發(fā)器的時(shí)鐘端，

這樣時(shí)鐘端加有脈沖的觸發(fā)器要發(fā)生現(xiàn)態(tài)到次態(tài)的轉(zhuǎn)換，

而未加上時(shí)鐘脈沖的觸發(fā)器器不會發(fā)生現(xiàn)態(tài)到次態(tài)的轉(zhuǎn)換，

可以認(rèn)為該觸發(fā)器的次態(tài)等于現(xiàn)態(tài)。第六頁，共四十五頁，編輯于2023年，星期三

異步時(shí)序電路與同步時(shí)序電路的共同點(diǎn)是電路狀態(tài)改變完全取決于脈沖信號。因此，脈沖異步時(shí)序電路的分析、設(shè)計(jì)的方法和步驟與同步時(shí)序電路的基本相同。包括：（1）寫出組合電路的全部輸出函數(shù)（電路的輸出函數(shù)和觸發(fā)器的激勵(lì)函數(shù)；（2）列出電路真值表，CLK也應(yīng)作為輸入變量包括在內(nèi)；（3）列電路狀態(tài)轉(zhuǎn)換真值表；（4）作狀態(tài)轉(zhuǎn)換表和狀態(tài)轉(zhuǎn)換圖。

關(guān)于CLK：在同步時(shí)序電路中，每次電路狀態(tài)改變時(shí)，時(shí)鐘脈沖總是同時(shí)送到各個(gè)觸發(fā)器，故在觸發(fā)器的次態(tài)方程中，可以認(rèn)為時(shí)鐘脈沖CLK＝1，而不必寫出。而在異步時(shí)序電路中，每次電路狀態(tài)改變時(shí)，時(shí)鐘脈沖并不一定送到各個(gè)觸發(fā)器。或者說各個(gè)觸發(fā)器只有在其相應(yīng)的CLKi到達(dá)時(shí)，其狀態(tài)才發(fā)生變化。因此，這種異步時(shí)序電路的次態(tài)方程中必須反映出是否有CLKi信號，或者說，必須將CLKi信號也作為邏輯變量寫入次態(tài)方程。第七頁，共四十五頁，編輯于2023年，星期三

脈沖異步時(shí)序電路的分析步驟基本上與同步電路一樣，僅作以下修改：⑴

輸入變量取值為1表示有脈沖信號，取值為0

表示無脈沖信號。觸發(fā)器的時(shí)鐘輸入端也按上述規(guī)定。⑵

控制函數(shù)包括觸發(fā)器的控制輸入(Y1,Y2,…,Yr)及觸發(fā)器的時(shí)鐘輸入(CLK1,CLK2,…,CLKr)。⑶

兩個(gè)或兩個(gè)以上的輸入變量不能同時(shí)為1；輸入變量全為0時(shí)，電路狀態(tài)不變。

比如電路有3個(gè)輸入變量，那么可能的輸入變量的狀態(tài)為4個(gè)：

001，010，100及000第八頁，共四十五頁，編輯于2023年，星期三例1

試分析如圖所示電路。CLKQQDCLKQQD1&&&&&&&zy2/y2/y1y1xCLK1CLK2D2D1D1=y1D2=y1CLK1=

x

y1+x

y2CLK2=

x

y2+x

y1Z=x

y1y2第九頁，共四十五頁，編輯于2023年，星期三分析步驟如下：⑴列出輸出函數(shù)和控制函數(shù)表達(dá)式：D1=y1D2=y1CLK1=

x

y1+x

y2CLK2=

x

y2+x

y1Z=x

y1y2D1=y1D2=y1CLK1=

x

y1+x

y2CLK2=

x

y2+x

y1Z=x

y1y2第十頁，共四十五頁，編輯于2023年，星期三分析步驟如下：⑴列出輸出函數(shù)和控制函數(shù)表達(dá)式：

⑵列出狀態(tài)真值表和次態(tài)真值表，見下頁。當(dāng)x=0

時(shí)，電路狀態(tài)不變：CLK1＝CLK2＝0當(dāng)x=1

時(shí)，列次態(tài)真值表的原則是：當(dāng)CLK=0時(shí)，則Qn+1=Q

當(dāng)CLK=1

時(shí)，則Qn+1=DD1=y1D2=y1CLK1=

x

y1+x

y2CLK2=

x

y2+x

y1Z=x

y1y2第十一頁，共四十五頁，編輯于2023年，星期三狀態(tài)真值表和次態(tài)真值表現(xiàn)態(tài)輸入次態(tài)y2y1xCLK2CLK1D2D1Zy2n+1y1n+10011011010011010000010111110111111100100組合電路輸出D1=y1D2=y1CLK1=

x

y1+x

y2CLK2=

x

y2+x

y1Z=x

y1y2輸入x＝1表示：第十二頁，共四十五頁，編輯于2023年，星期三狀態(tài)真值表和次態(tài)真值表10010/00100/01011/01100/1xy2y1

y2n+1y1n+1/Z現(xiàn)態(tài)輸入次態(tài)y2y1xCLK2CLK1D2D1Zy2n+1y1n+10011011010011010000010111110111111100100組合電路輸出第十三頁，共四十五頁，編輯于2023年，星期三⑶畫出狀態(tài)表和狀態(tài)圖狀態(tài)表000111101/01/01/11/0狀態(tài)圖

由以上分析可以看出，此電路是一個(gè)帶進(jìn)位（進(jìn)位端為輸出Z）的模3計(jì)數(shù)器。且具有自恢復(fù)功能。

y2n+1y1n+1/z10010/00100/01011/01100/1xy2y1第十四頁，共四十五頁，編輯于2023年，星期三⑷畫出時(shí)間序列圖狀態(tài)表

000111101/01/01/11/0狀態(tài)圖xy2y1z

y2n+1y1n+1/z10010/00100/01011/01100/1xy2y1第十五頁，共四十五頁，編輯于2023年，星期三xy2y1zD1=y1D2=y1CLK1=

x

y1+x

y2CLK2=

x

y2+x

y1Z=x

y1y2CLK1CLK2思考：為什么本題電路要采用下降沿觸發(fā)的D觸發(fā)器？第十六頁，共四十五頁，編輯于2023年，星期三例2

試分析如圖所示的脈沖異步時(shí)序電路。

該電路包含兩個(gè)/S-/R鎖存器，有三根輸入線x3

x2

x1

，是一個(gè)Moore型電路。⑴列出輸出函數(shù)及控制函數(shù)

的表達(dá)式≥1&QQRSQQRSzy1y2/y1/y2/R2/R1/S1/S2y1y1/y1y2y2/y1x3x2x1≥1&≥1&&&/S2=x1y1/R2=x3+x2y1/S1=x2y2y1/R1=x1y2+x2y1z

=y2+y1=y2y1第十七頁，共四十五頁，編輯于2023年，星期三⑵列出狀態(tài)真值表及次態(tài)真值表當(dāng)

x3=x2=x1=0

時(shí)，則

/S2=/R2=/S1=/R1=1

電路不變，討論(略)。當(dāng)

x3

、x2

、x1

有效且不能同時(shí)為1時(shí)，

則

若/S=0,/R=1

則yn+1=1

若/R=0,/S=1則yn+1=0

若/S=/R=0

則禁忌若/S=/R=1

則yn+1=y第十八頁，共四十五頁，編輯于2023年，星期三⑵列出狀態(tài)真值表及次態(tài)真值表

現(xiàn)態(tài)輸入組合電路輸出y2y1x3x2x1/S2/R2/S1/R1Z0010001

01

000010101

01

000011001

01

000011101

01

00/S2=x1y1/R2=x3+x2y1/S1=x2y2y1/R1=x1y2+x2y1Z

=y2+y1=y2y1第十九頁，共四十五頁，編輯于2023年，星期三⑵列出狀態(tài)真值表及次態(tài)真值表

現(xiàn)態(tài)輸入組合電路輸出y2y1x3x2x1/S2/R2/S1/R1Z00101

1100001

0111101

0010110001111110101

0101011

0010111001011001001

0110101

0010110001111001101

0101001

0010110/S2=x1y1/R2=x3+x2y1/S1=x2y2y1/R1=x1y2+x2y1Z

=y2+y1=y2y1第二十頁，共四十五頁，編輯于2023年，星期三⑵列出狀態(tài)真值表及次態(tài)真值表

現(xiàn)態(tài)輸入組合電路輸出次態(tài)y2y1x3x2x1/S2/R2/S1/R1Zy2n+1

y1n+100101

110100001

011110001

00101100000111111010101

0101010

01

001011101001011001

01001

011010111

00101100000111100101101

0101000

01

001011001Si=0↓

yn+1=1Ri=0

↓

yn+1=0SiRi=00

禁忌

SiRi=11

↓

yn+1=y第二十一頁，共四十五頁，編輯于2023年，星期三⑵列出狀態(tài)真值表及次態(tài)真值表

現(xiàn)態(tài)輸入組合電路輸出次態(tài)y2y1x3x2x1/S2/R2/S1/R1Zy2n+1

y1n+100101

1101

00001

011110001

00101100000111111010101

010101001

00101110100101100101001

011010111

00101100000111100101101

010100001

001011001Si=0↓

yn+1=1Ri=0

↓

yn+1=0SiRi=00

禁忌

SiRi=11

↓

yn+1=yy2y1x3x2x100000010010100011000111011010010y2n+1y1n+1第二十二頁，共四十五頁，編輯于2023年，星期三⑶畫出狀態(tài)表和狀態(tài)圖⑷電路功能說明:

從狀態(tài)00出發(fā)，順序輸入x1→x2→x3

，則電路狀態(tài)變化為10–11–01，輸出Z為0–0–1。

y2n+1y1n+1狀態(tài)圖狀態(tài)表

x2

x2

x1

x2

x3

x1

x3

x2

x3

x1

x3

x111/000/010/001/1

00/0

x1

10/0

x2

11/0

x3

01/1y2y1x3x2x1Z000000100010100011100011100110100000第二十三頁，共四十五頁，編輯于2023年，星期三⑶畫出狀態(tài)表和狀態(tài)圖⑷電路功能說明:

當(dāng)電路處于狀態(tài)

01，輸入x3、x1均不能改變電路狀態(tài)，僅在輸入x2時(shí)，電路回轉(zhuǎn)到狀態(tài)00，輸出由1變?yōu)?。

y2n+1y1n+1狀態(tài)圖狀態(tài)表

x3

x2

x2

x1

x2

x3

x1

x3

x2

x1

x3

x111/000/010/001/1

x2

y2y1x3x2x1Z000000100010100011100011100110100000第二十四頁，共四十五頁，編輯于2023年，星期三⑶畫出狀態(tài)表和狀態(tài)圖⑷電路功能說明:

因此，此電路是“x1–x2–x3”序列檢測器。當(dāng)輸出為1后，只有輸入x2

才能使其恢復(fù)至初態(tài)。

y2n+1y1n+1狀態(tài)圖狀態(tài)表

x3

x2

x2

x1

x2

x3

x1

x3

x2

x1

x3

x111/000/010/001/1

x2

y2y1x3x2x1Z000000100010100011100011100110100000第二十五頁，共四十五頁，編輯于2023年，星期三6.3脈沖異步時(shí)序電路的設(shè)計(jì)

脈沖異步時(shí)序電路的設(shè)計(jì)步驟基本上與同步的一樣，但須特別考慮：⑴輸入信號x及觸發(fā)器的時(shí)鐘信號CLK取值為:

0—無脈沖

1—有脈沖⑵采用簡化的狀態(tài)表和狀態(tài)圖。⑶在確定控制函數(shù)時(shí)，不僅要確定各觸發(fā)器的控制輸入信號，而且還需確定各觸發(fā)器的時(shí)鐘信號。時(shí)鐘信號CLK應(yīng)是現(xiàn)態(tài)y及輸入x的函數(shù)各觸發(fā)器的輸入控制信號Y應(yīng)盡量僅為現(xiàn)態(tài)y的函數(shù)這樣能保證電路正常工作所需的Y的建立和保持時(shí)間。⑷狀態(tài)不變時(shí)，令CLK=0，這樣觸發(fā)器的數(shù)據(jù)端變量就可視為是無關(guān)最小項(xiàng)d

，有利于函數(shù)的化簡。第二十六頁，共四十五頁，編輯于2023年，星期三例用D觸發(fā)器設(shè)計(jì)一個(gè)“x1–x1–x2”序列檢測器。⑴建立原始狀態(tài)圖和狀態(tài)表x2/0

x1/0

x2/0

x1/0

x1/0

x2/1

x2/0

x1/0

x2/0

x1x2AB/0A/0BC/0A/0CC/0D/1DB/0D/0yn+1/Zx1x2yBDAC第二十七頁，共四十五頁，編輯于2023年，星期三⑵狀態(tài)化簡

從原始狀態(tài)表中可明顯看到AD等效，AD合并后可得到最小化狀態(tài)表。x1x2AB/0A/0BC/0A/0CC/0D/1DB/0D/0yn+1/Zx1x2yx1x2AB/0A/0BC/0A/0CC/0A/1x1x2yyn+1/Z第二十八頁，共四十五頁，編輯于2023年，星期三⑵

狀態(tài)化簡

從原始狀態(tài)表中可明顯看到AD等效，AD合并后可得到最小化狀態(tài)表。X1(10)X2(01)AB/0A/0BC/0A/0CC/0A/1⑶狀態(tài)分配K=2010AB1Cx1x2yyn+1/ZⅠ：RBC

＝1；Ⅱ：無滿足；Ⅲ：lAB＝1，lAC＝1，lBC＝1。K＝2，p＝2，q＝1E＝2R+m+2l：EAB

＝2lAB

＝2，EAC

＝2

lAC

＝2，EBC

＝2RBC＋2lBC

＝4。第二十九頁，共四十五頁，編輯于2023年，星期三⑵

狀態(tài)化簡

從原始狀態(tài)表中可明顯看到AD等效，AD合并后可得到最小化狀態(tài)表。x1x2AB/0A/0BC/0A/0CC/0A/1⑶狀態(tài)分配K=2010AB1Cy2y1x1x20001/000/00111/000/01111/000/1x1x2yyn+1/Zx1x2y1y2y1n+1y2n+1/Z第三十頁，共四十五頁，編輯于2023年，星期三⑷確定控制函數(shù)及輸出函數(shù)作出CLK1、D1、

CLK2、D2的卡諾圖，按下列原則進(jìn)行：①y1y2=10

狀態(tài)不存在，無關(guān)項(xiàng)dx1x20001/000/00111/000/01111/000/110y1n+1y2n+1/Zddddy1y2x1x2ddddy1y2x1x2ddddy1y2x1x2CLK1CLK2ZddddddddD1D2x1x20001/000/00111/000/01111/000/110dd/ddd/dx1x2y1y2

則CLK、

D及Z的卡諾圖填d

第三十一頁，共四十五頁，編輯于2023年，星期三⑷確定控制函數(shù)及輸出函數(shù)②x1x2=11

禁止，則CLK、D及Z的卡諾圖填d。x1x20001/000/00111/000/01111/000/110dd/ddd/dy1n+1y2n+1/Zdddddddy1y2x1x2dddddddy1y2x1x2dddddddy1y2x1x2CLK1CLK2ZddddddddddddddD1D2x1x2y1y2第三十二頁，共四十五頁，編輯于2023年，星期三⑷確定控制函數(shù)及輸出函數(shù)③x1x2=00電路不改變，則CLK的卡諾圖填0，

D

的卡諾圖填d，

Z

的卡諾圖填0。x1x20001/000/00111/000/01111/000/110dd/ddd/dy1n+1y2n+1/Z0d0d0dddddy1y2x1x20d0d0dddddy1y2x1x20d0d0dddddy1y2x1x2CLK1CLK2ZddddddddddddddddddddD1D2x1x2y1y2第三十三頁，共四十五頁，編輯于2023年，星期三⑷確定控制函數(shù)及輸出函數(shù)④x1x2=01、10當(dāng)y1n+1＝

y1

時(shí)，電路不改變，方案一：CLK

=0，D=d(好)

方案二：CLK

=1，D=y(不好)x1x20001/000/00111/000/01111/000/110dd/ddd/dy1n+1y2n+1/Z00d000d0d0ddddy1y2x1x20d0d0dddddy1y2x1x20d0d0dddddy1y2x1x2CLK1CLK2ZddddddddddddddddddddddddD1D2x1x2y1y2011001100110第三十四頁，共四十五頁，編輯于2023年，星期三⑷確定控制函數(shù)及輸出函數(shù)④x1x2=01、10同樣當(dāng)y2n+1＝

y2

時(shí)，電路不改變，方案一：CLK

=0，D=d(好)

方案二：CLK

=1，D=y(不好)x1x20001/000/00111/000/01111/000/110dd/ddd/dy1n+1y2n+1/Z00d000d0d0ddddy1y2x1x200d0d00d0ddddy1y2x1x20d0d0dddddy1y2x1x2CLK1CLK2ZdddddddddddddddddddddddddddD1D2x1x2y1y2011001100110第三十五頁，共四十五頁，編輯于2023年，星期三⑷確定控制函數(shù)及輸出函數(shù)⑤x1x2=01、10當(dāng)y1n+1≠

y1

時(shí)，電路改變，

CLK1

=1，D1=y1n+1

x1x20001/000/00111/000/01111/000/110dd/ddd/dy1n+1y2n+1/Z00d000d101d0ddddy1y2x1x200d0d00d0ddddy1y2x1x20d0d0dddddy1y2x1x2CLK1CLK2Zddddddd1d0dddddddddddddddddddD1D2x1x2y1y2011001100110第三十六頁，共四十五頁，編輯于2023年，星期三⑷確定控制函數(shù)及輸出函數(shù)⑤x1x2=01、10同樣當(dāng)y2n+1≠

y2

時(shí)，電路改變，

CLK2

=1，D2=y2n+1

x1x20001/000/00111/000/01111/000/110dd/ddd/dy1n+1y2n+1/Z00d000d101d0ddddy1y2x1x200d101d001d0ddddy1y2x1x20d0d0dddddy1y2x1x2CLK1CLK2Zddddddd1d0ddddddddd1d0ddd0ddddddD1D2x1x2y1y2011001100110第三十七頁，共四十五頁，編輯于2023年，星期三⑷確定控制函數(shù)及輸出函數(shù)⑥填輸出Zx1x20001/000/00111/000/01111/000/110dd/ddd/dy1n+1y2n+1/Z00d000d101d0ddddy1y2x1x200d101d001d0ddddy1y2x1x200d000d001d0ddddy1y2x1x2CLK1CLK2Zddddddd1d0ddddddddd1d0ddd0ddddddD1D2x1x2y1y2011001100110第三十八頁，共四十五頁，編輯于2023年，星期三⑷確定控制函數(shù)及輸出函數(shù)⑦尋找最小覆蓋CLK1=x2y1+x1y1y2D1=y1CLK2=x2y2+x1y2D2=y2Z=x2y1x1x20001/000/00111/000/01111/000/110dd/ddd/dy1n+1y2n+1/Z00d000d101d0ddddy1y2x1x200d101d001d0