第三章組合邏輯電路

優(yōu)選第三章組合邏輯電路當(dāng)前第1頁\共有126頁\編于星期六\15點(diǎn)作業(yè)3-13-23-43-93-293-153-273-183-303-323-347當(dāng)前第2頁\共有126頁\編于星期六\15點(diǎn)本章內(nèi)容第八節(jié)常用中規(guī)模集成組合邏輯模塊之五數(shù)值比較器第七節(jié)常用中規(guī)模集成組合邏輯模塊之四算術(shù)運(yùn)算電路第六節(jié)常用中規(guī)模集成組合邏輯模塊之三數(shù)據(jù)選擇器第五節(jié)常用中規(guī)模集成組合邏輯模塊之二譯碼器第四節(jié)常用中規(guī)模集成組合邏輯模塊之一編碼器第三節(jié)組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)第二節(jié)用小規(guī)模集成電路(SSI)實(shí)現(xiàn)組合邏輯電路的設(shè)計(jì)第一節(jié)組合邏輯電路的分析7當(dāng)前第3頁\共有126頁\編于星期六\15點(diǎn)第一節(jié)組合邏輯電路的分析一、組合邏輯電路的特點(diǎn)及邏輯功能描述zi=f(x1,x2,…,xn)(i=1,2,…,m)組合邏輯電路的一般框圖工作特征:在任何時(shí)刻，電路的輸出狀態(tài)只取決于同一時(shí)刻的輸入狀態(tài)而與電路原來的狀態(tài)無關(guān)。結(jié)構(gòu)特征:1、輸出、輸入之間沒有反饋延遲通路2、不含記憶單元7當(dāng)前第4頁\共有126頁\編于星期六\15點(diǎn)二、組合邏輯電路的分析方法2.組合邏輯電路的分析步驟：（1）由邏輯圖寫出各輸出端的邏輯表達(dá)式；（2）化簡(jiǎn)和變換邏輯表達(dá)式；（3）根據(jù)化簡(jiǎn)或變換后的邏輯表達(dá)式列出真值表；（4）根據(jù)真值表或邏輯表達(dá)式，經(jīng)分析最后確定其功能。根據(jù)已知邏輯電路，經(jīng)分析確定電路的的邏輯功能。1.組合邏輯電路的分析要解決的問題所謂邏輯電路是指由一些基本邏輯符號(hào)以及它們之間的連接線構(gòu)成的電路。7當(dāng)前第5頁\共有126頁\編于星期六\15點(diǎn)例3-1組合邏輯電路如圖所示，分析該電路的邏輯功能。解：（1）由邏輯圖逐級(jí)寫出邏輯表達(dá)式。為了寫表達(dá)式方便，借助中間變量P。（2）化簡(jiǎn)與變換：7當(dāng)前第6頁\共有126頁\編于星期六\15點(diǎn)（3）由表達(dá)式列出真值表。（4）分析邏輯功能：

當(dāng)A、B、C三個(gè)變量不一致時(shí)，電路輸出為“1”，所以這個(gè)電路稱為“不一致電路”。7當(dāng)前第7頁\共有126頁\編于星期六\15點(diǎn)第二節(jié)用小規(guī)模集成電路(SSI)實(shí)現(xiàn)

組合邏輯電路的設(shè)計(jì)（1）邏輯抽象：根據(jù)實(shí)際邏輯問題的因果關(guān)系確定輸入、輸出變量，并定義邏輯狀態(tài)的含義；（2）根據(jù)邏輯描述列出真值表；（3）由真值表寫出邏輯表達(dá)式;（5）畫出邏輯圖。（4）根據(jù)器件的類型,簡(jiǎn)化和變換邏輯表達(dá)式；2、組合邏輯電路的設(shè)計(jì)步驟

1、組合邏輯電路的設(shè)計(jì)要解決的問題：根據(jù)實(shí)際邏輯問題，求出所要求邏輯功能的最簡(jiǎn)單邏輯電路。一、設(shè)計(jì)組合邏輯電路的一般方法7當(dāng)前第8頁\共有126頁\編于星期六\15點(diǎn)二、用小規(guī)模集成電路實(shí)現(xiàn)完全描述的組合邏輯電路設(shè)計(jì)

例3-2設(shè)計(jì)一個(gè)三人表決電路，結(jié)果按“少數(shù)服從多數(shù)”的原則決定,但是其中一個(gè)人有最終的否決權(quán)，即只要這個(gè)人不同意，這件事就不能通過，但是這個(gè)人如果同意了這件事，這件事也不一定能通過，還要看另外兩個(gè)人的意見，結(jié)果按“少數(shù)服從多數(shù)”的原則決定。所謂完全描述，是指不含無關(guān)項(xiàng)的邏輯問題的描述，也就是所有輸入變量的取值組合都有可能出現(xiàn)。7當(dāng)前第9頁\共有126頁\編于星期六\15點(diǎn)解：（1）約定：三個(gè)人的意見分別用字母A、B、C表示，表決結(jié)果用字母L表示。設(shè)同意用邏輯“1”表示；不同意用邏輯“0”表示。表決結(jié)果通過用邏輯“1”表示；沒通過用邏輯“0”表示。同時(shí)約定A是那個(gè)有最終的否決權(quán)的人。（3）由真值表寫出邏輯表達(dá)式：（2）列真值表：（4）卡諾圖化簡(jiǎn)7當(dāng)前第10頁\共有126頁\編于星期六\15點(diǎn)（5）畫出邏輯圖如果，要求用與非門實(shí)現(xiàn)該邏輯電路，就應(yīng)將表達(dá)式轉(zhuǎn)換成與非—與非表達(dá)式：畫出邏輯圖如圖所示7當(dāng)前第11頁\共有126頁\編于星期六\15點(diǎn)設(shè)計(jì)舉例：設(shè)計(jì)一個(gè)監(jiān)視交通信號(hào)燈狀態(tài)的邏輯電路如果信號(hào)燈出現(xiàn)故障，Z為1RAGZ當(dāng)前第12頁\共有126頁\編于星期六\15點(diǎn)設(shè)計(jì)舉例：1.抽象輸入變量:紅（R）、黃（A）、綠（G）輸出變量：故障信號(hào)（Z）2.寫出邏輯表達(dá)式輸入變量輸出RAGZ00010010010001111000101111011111當(dāng)前第13頁\共有126頁\編于星期六\15點(diǎn)設(shè)計(jì)舉例：3.選用小規(guī)模SSI器件4.化簡(jiǎn)5.畫出邏輯圖當(dāng)前第14頁\共有126頁\編于星期六\15點(diǎn)所謂不完全描述，是指含有無關(guān)項(xiàng)的邏輯問題的描述。三、用小規(guī)模集成電路實(shí)現(xiàn)不完全描述的組合邏輯電路設(shè)計(jì)例3-3設(shè)計(jì)一個(gè)將余3碼變換成8421BCD碼的組合邏輯電路。解：（1）約定：用A3A2A1A0表示輸入的余3碼，用L3L2L1L0表示輸出的8421BCD碼。（2）根據(jù)題目要求，列出真值表。余3碼中，0000，0001，0010，1101，1110，1111沒有使用，所以在真值表中作為無關(guān)項(xiàng)處理。7當(dāng)前第15頁\共有126頁\編于星期六\15點(diǎn)真值表7當(dāng)前第16頁\共有126頁\編于星期六\15點(diǎn)（3）用卡諾圖進(jìn)行化簡(jiǎn)。（注意利用無關(guān)項(xiàng)）化簡(jiǎn)后得到的邏輯表達(dá)式為：7當(dāng)前第17頁\共有126頁\編于星期六\15點(diǎn)（4）由邏輯表達(dá)式畫出邏輯圖。7當(dāng)前第18頁\共有126頁\編于星期六\15點(diǎn)第三節(jié)組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)一、靜態(tài)冒險(xiǎn)的定義二、靜態(tài)冒險(xiǎn)現(xiàn)象及其產(chǎn)生的原因三、判斷靜態(tài)冒險(xiǎn)現(xiàn)象的方法四、靜態(tài)冒險(xiǎn)現(xiàn)象的消除方法五、動(dòng)態(tài)冒險(xiǎn)的定義7當(dāng)前第19頁\共有126頁\編于星期六\15點(diǎn)概述在分析和設(shè)計(jì)組合邏輯電路時(shí)，認(rèn)為輸入信號(hào)、輸出信號(hào)已經(jīng)處于穩(wěn)定電平，并沒考慮輸入變化瞬間的情況。為了保證系統(tǒng)工作的可靠性，應(yīng)該考慮輸入信號(hào)變化瞬間電路的工作情況。由于門電路存在延遲時(shí)間，在輸入信號(hào)變化瞬間，電路的輸出端口會(huì)出現(xiàn)尖峰脈沖，此時(shí)稱電路出現(xiàn)了冒險(xiǎn)。冒險(xiǎn)靜態(tài)冒險(xiǎn)動(dòng)態(tài)冒險(xiǎn)：出現(xiàn)在二級(jí)電路中：出現(xiàn)在多級(jí)電路中：出現(xiàn)在二級(jí)與或電路中靜態(tài)1冒險(xiǎn)靜態(tài)0冒險(xiǎn)：出現(xiàn)在二級(jí)或與電路中7當(dāng)前第20頁\共有126頁\編于星期六\15點(diǎn)靜態(tài)1冒險(xiǎn)：在組合邏輯電路中，如果輸入變化前、后穩(wěn)態(tài)輸出1，而轉(zhuǎn)換瞬間出現(xiàn)0的毛刺。一、靜態(tài)冒險(xiǎn)的定義靜態(tài)0冒險(xiǎn)：在組合邏輯電路中，如果輸入變化前、后穩(wěn)態(tài)輸出0，而轉(zhuǎn)換瞬間出現(xiàn)1的毛刺。靜態(tài)1冒險(xiǎn)靜態(tài)0冒險(xiǎn)7當(dāng)前第21頁\共有126頁\編于星期六\15點(diǎn)如：理想情況：實(shí)際情況：由于G1存在延遲，使A的下降沿滯后于A的上升沿，使得輸出L出現(xiàn)高電平窄脈沖。二、靜態(tài)冒險(xiǎn)現(xiàn)象及其產(chǎn)生的原因7當(dāng)前第22頁\共有126頁\編于星期六\15點(diǎn)競(jìng)爭(zhēng)：G2門的兩個(gè)輸入信號(hào)分別經(jīng)過G1和A端兩個(gè)路徑在不同時(shí)刻到達(dá)的現(xiàn)象。冒險(xiǎn)：由于競(jìng)爭(zhēng)在輸出端產(chǎn)生干擾脈沖的現(xiàn)象。注意：有競(jìng)爭(zhēng)現(xiàn)象時(shí)不一定都會(huì)產(chǎn)生冒險(xiǎn)。7當(dāng)前第23頁\共有126頁\編于星期六\15點(diǎn)其中一個(gè)先從0變1時(shí)，輸出信號(hào)可能出現(xiàn)不應(yīng)該出現(xiàn)的‘1’信號(hào)—靜態(tài)0冒險(xiǎn)

在一定的條件下，如果門電路的輸出端表達(dá)式可等價(jià)于兩個(gè)互補(bǔ)信號(hào)的相乘或相加，就會(huì)產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)。其中一個(gè)先從1變0時(shí)，輸出信號(hào)可能出現(xiàn)不應(yīng)該出現(xiàn)的‘0’信號(hào)–靜態(tài)1冒險(xiǎn)三、判斷靜態(tài)冒險(xiǎn)現(xiàn)象的方法7當(dāng)前第24頁\共有126頁\編于星期六\15點(diǎn)如果令

A＝C＝0，則有

該電路存在靜態(tài)0冒險(xiǎn)。

例判斷邏輯函數(shù)

是否存在冒險(xiǎn)。

解：7當(dāng)前第25頁\共有126頁\編于星期六\15點(diǎn)四、消去競(jìng)爭(zhēng)冒險(xiǎn)的方法1.發(fā)現(xiàn)并消除互補(bǔ)變量

A

B

C

1

&

L

B=C=0時(shí)

為消掉AA，變換邏輯函數(shù)式為

))((CABAL++=可能出現(xiàn)競(jìng)爭(zhēng)冒險(xiǎn)。AAF=BCBAACF++=7當(dāng)前第26頁\共有126頁\編于星期六\15點(diǎn)2.增加乘積項(xiàng),避免互補(bǔ)項(xiàng)相加，

當(dāng)A=B=1時(shí)當(dāng)A=B=1時(shí)CBACL+=+ABAB

0

1

A

0

0

0

1

0

1

1

1

L

B

C

00011110

可能出現(xiàn)競(jìng)爭(zhēng)冒險(xiǎn)7CBACL+=當(dāng)前第27頁\共有126頁\編于星期六\15點(diǎn)3.輸出端并聯(lián)電容器

如果邏輯電路在較慢速度下工作，為了消去競(jìng)爭(zhēng)冒險(xiǎn)，可以在輸出端并聯(lián)一電容器，致使輸出波形上升沿和下降沿變化比較緩慢，可對(duì)于很窄的負(fù)跳變脈沖起到平波的作用。4~20pF

現(xiàn)代數(shù)字電路或數(shù)字系統(tǒng)的分析與設(shè)計(jì)可以借助計(jì)算機(jī)進(jìn)行時(shí)序仿真，檢查電路是否存在競(jìng)爭(zhēng)冒險(xiǎn)。7當(dāng)前第28頁\共有126頁\編于星期六\15點(diǎn)動(dòng)態(tài)1冒險(xiǎn)：在組合邏輯電路中，如果輸入變化前、后在穩(wěn)態(tài)輸出1之前，輸出發(fā)生了三次變化，即出現(xiàn)0、1、0、1的變化序列。五、動(dòng)態(tài)冒險(xiǎn)的定義動(dòng)態(tài)0冒險(xiǎn)：在組合邏輯電路中，如果輸入變化前、后在穩(wěn)態(tài)輸出0之前，輸出發(fā)生了三次變化，即出現(xiàn)1、0、1、0的變化序列。動(dòng)態(tài)1冒險(xiǎn)動(dòng)態(tài)0冒險(xiǎn)7當(dāng)前第29頁\共有126頁\編于星期六\15點(diǎn)編碼：賦予二進(jìn)制代碼特定含義的過程稱為編碼。如：8421BCD碼中，用1000表示數(shù)字8如：ASCII碼中，用1000001表示字母A等編碼器：具有編碼功能的邏輯電路。編碼器的邏輯功能：能將每一個(gè)編碼輸入信號(hào)變換為不同的二進(jìn)制的代碼輸出。如8線-3線編碼器：將8個(gè)輸入的信號(hào)分別編成8個(gè)3位二進(jìn)制數(shù)碼輸出。

如BCD編碼器：將10個(gè)編碼輸入信號(hào)分別編成10個(gè)4位碼輸出。第四節(jié)常用中規(guī)模集成組合邏輯模塊

之一編碼器8當(dāng)前第30頁\共有126頁\編于星期六\15點(diǎn)編碼器的分類：普通編碼器和優(yōu)先編碼器。普通編碼器：任何時(shí)候只允許輸入一個(gè)有效編碼信號(hào)，否則輸出就會(huì)發(fā)生混亂。普通編碼器要求輸入信號(hào)是互相排斥的變量，它們之間存在約束關(guān)系，因此使用中受到一些限制。優(yōu)先編碼器：允許同時(shí)輸入兩個(gè)以上的有效編碼信號(hào)。當(dāng)同時(shí)輸入幾個(gè)有效編碼信號(hào)時(shí)，優(yōu)先編碼器能按預(yù)先設(shè)定的優(yōu)先級(jí)別，只對(duì)其中優(yōu)先權(quán)最高的一個(gè)進(jìn)行編碼。8當(dāng)前第31頁\共有126頁\編于星期六\15點(diǎn)二進(jìn)制編碼器的結(jié)構(gòu)框圖1、普通二進(jìn)制編碼器一、普通編碼器

2n個(gè)

輸入

n位二進(jìn)制碼輸出

一般而言，N個(gè)不同的信號(hào)，至少需要n位二進(jìn)制數(shù)編碼。N和n之間滿足下列關(guān)系:2n≥N

8當(dāng)前第32頁\共有126頁\編于星期六\15點(diǎn)解：

（1）約定：信息有效用1表示，無效用0表示。4個(gè)信息分別用I0、I1、I2、I3表示，2位代碼用A1、A0表示，且對(duì)應(yīng)的關(guān)系為：信息I0的編碼為00，信息I1的編碼為01，信息I2的編碼為10，信息I3的編碼為11。

（2）真值表見表所示，因?yàn)橛?個(gè)輸入變量，所以真值表中共有16行，每行對(duì)應(yīng)了一種變量取值組合，根據(jù)題目中的敘述，其中12種變量取值組合不會(huì)出現(xiàn)，所以視為無關(guān)項(xiàng)。例3-4試設(shè)計(jì)一個(gè)4線-2線編碼器電路，可將4個(gè)信息編成2位代碼，假設(shè)任一瞬間，4個(gè)信息必須有一個(gè)而且只能有一個(gè)處于有效狀態(tài)。8當(dāng)前第33頁\共有126頁\編于星期六\15點(diǎn)（4）畫出邏輯電路圖（3）用卡諾圖化簡(jiǎn)，得到輸出表達(dá)式8當(dāng)前第34頁\共有126頁\編于星期六\15點(diǎn)2、二－十進(jìn)制編碼器——鍵控8421BCD碼編碼器設(shè)輸入信號(hào)S0~S9代表十進(jìn)制的十個(gè)數(shù)碼0~9，低電平有效輸出信號(hào)ABCD代表對(duì)應(yīng)的8421BCD代碼GS為控制使能端所謂二-十進(jìn)制編碼器是將十進(jìn)制的十個(gè)數(shù)碼0~9分別編成對(duì)應(yīng)的8421BCD代碼的電路。有輸入信號(hào)有效時(shí)GS=1輸入信號(hào)全部無效時(shí)GS=0（1）約定8當(dāng)前第35頁\共有126頁\編于星期六\15點(diǎn)（2）真值表8當(dāng)前第36頁\共有126頁\編于星期六\15點(diǎn)（3）輸出表達(dá)式8當(dāng)前第37頁\共有126頁\編于星期六\15點(diǎn)（4）二－十進(jìn)制編碼器邏輯電路圖8當(dāng)前第38頁\共有126頁\編于星期六\15點(diǎn)二、優(yōu)先編碼器1、優(yōu)先編碼器的定義與功能優(yōu)先編碼器的提出：實(shí)際應(yīng)用中，經(jīng)常有兩個(gè)或更多輸入編碼信號(hào)同時(shí)有效。必須根據(jù)輕重緩急，規(guī)定好這些外設(shè)允許操作的先后次序，即優(yōu)先級(jí)別。識(shí)別多個(gè)編碼請(qǐng)求信號(hào)的優(yōu)先級(jí)別，并進(jìn)行相應(yīng)編碼的邏輯部件稱為優(yōu)先編碼器。8當(dāng)前第39頁\共有126頁\編于星期六\15點(diǎn)解：（1）約定：輸入為高電平有效，信息有效用1表示，無效用0表示。4個(gè)信息分別用I0、I1、I2、I3表示，2位代碼用A1、A0表示，且對(duì)應(yīng)的關(guān)系為：I0的編碼為00（左邊為A1、右邊為A0），I1的編碼為01（左邊為A1、右邊為A0），I2的編碼為10（左邊為A1、右邊為A0），I3的編碼為11（左邊為A1、右邊為A0）。I0、I1、I2、I3的優(yōu)先級(jí)依次升高。例3-5設(shè)計(jì)一個(gè)4線-2線優(yōu)先編碼器，任一時(shí)刻必須有一個(gè)輸入有效，但允許多個(gè)輸入同時(shí)有效。8當(dāng)前第40頁\共有126頁\編于星期六\15點(diǎn)

（2）列真值表（3）化簡(jiǎn)寫出表達(dá)式（4）邏輯電路圖8當(dāng)前第41頁\共有126頁\編于星期六\15點(diǎn)2、二進(jìn)制優(yōu)先編碼器集成電路芯片74X148引腳分布圖邏輯符號(hào)邏輯示意圖8當(dāng)前第42頁\共有126頁\編于星期六\15點(diǎn)74X148內(nèi)部邏輯電路圖8當(dāng)前第43頁\共有126頁\編于星期六\15點(diǎn)

GS為編碼器的工作標(biāo)志，低電平有效。當(dāng)輸入使能端EI為0（有效），編碼器處于正常的工作狀態(tài)時(shí)，I0～I(xiàn)7信號(hào)輸入端至少有一個(gè)處于有效時(shí)，優(yōu)先編碼器工作狀態(tài)標(biāo)志GS為0，處于有效狀態(tài)，表明編碼器處于工作狀態(tài)，當(dāng)沒有任何輸入有效時(shí)，GS為1，處于無效狀態(tài)。

EO為輸出使能端，高電平有效。當(dāng)輸入使能端EI為1（無效）時(shí)，輸出使能端EO為1（有效）。只有在EI為0（有效），且I0～I(xiàn)7信號(hào)輸入端無任何一個(gè)處于有效時(shí)，EO輸出0，處于它的無效狀態(tài)。GS:GS=0indicatethatoneormoreinputsareactive.EO:EO=0indicatethatnoinputlineisactive.真值表8當(dāng)前第44頁\共有126頁\編于星期六\15點(diǎn)三、集成編碼器的應(yīng)用1、編碼器的擴(kuò)展串行擴(kuò)展實(shí)現(xiàn)16線-4線優(yōu)先編碼器8當(dāng)前第45頁\共有126頁\編于星期六\15點(diǎn)真值表8當(dāng)前第46頁\共有126頁\編于星期六\15點(diǎn)2、組成8421BCD編碼器8當(dāng)前第47頁\共有126頁\編于星期六\15點(diǎn)補(bǔ)充：集成優(yōu)先編碼器CD4532B8當(dāng)前第48頁\共有126頁\編于星期六\15點(diǎn)第五節(jié)常用中規(guī)模集成組合邏輯模塊

之二

譯碼器譯碼器的分類：譯碼：譯碼是編碼的逆過程，它能將二進(jìn)制碼翻譯成代表某一特定含義的信號(hào)。(即電路的某種狀態(tài))概述譯碼器：具有譯碼功能的邏輯電路稱為譯碼器。通用譯碼器顯示譯碼器將一系列代碼轉(zhuǎn)換成與之一一對(duì)應(yīng)的有效信號(hào)。把數(shù)字量翻譯成數(shù)字顯示器所能識(shí)別的信號(hào)的譯碼器。二進(jìn)制譯碼器代碼變換譯碼器常見的通用譯碼器：8當(dāng)前第49頁\共有126頁\編于星期六\15點(diǎn)1、二進(jìn)制譯碼器的定義與功能例：設(shè)計(jì)一個(gè)2線-4線譯碼器。解法一：（1）約定：兩個(gè)輸入信號(hào)分別用A，B表示，四個(gè)輸出信號(hào)分別用Y0、Y1、Y2、Y3表示，輸出信號(hào)為低電平有效，AB=00對(duì)應(yīng)Y0信號(hào)，AB=01對(duì)應(yīng)Y1信號(hào)，AB=10對(duì)應(yīng)Y2信號(hào)，AB=11對(duì)應(yīng)Y3信號(hào)。（2）按上述約定列出真值表。一、二進(jìn)制譯碼器8當(dāng)前第50頁\共有126頁\編于星期六\15點(diǎn)真值表（4）邏輯電路圖（3）輸出表達(dá)式8當(dāng)前第51頁\共有126頁\編于星期六\15點(diǎn)解法二：（1）約定：兩個(gè)輸入信號(hào)分別用A，B表示，四個(gè)輸出信號(hào)分別用Y0、Y1、Y2、Y3表示，輸出信號(hào)為高電平有效，AB=01對(duì)應(yīng)Y0信號(hào)，AB=00對(duì)應(yīng)Y1信號(hào)，AB=11對(duì)應(yīng)Y2信號(hào)，AB=10對(duì)應(yīng)Y3信號(hào)。（2）按上述約定列出真值表。（4）邏輯電路圖（3）輸出表達(dá)式8當(dāng)前第52頁\共有126頁\編于星期六\15點(diǎn)二進(jìn)制譯碼器的定義：

兩個(gè)輸入二進(jìn)制數(shù)碼的4種組合均有對(duì)應(yīng)的輸出信號(hào)。8當(dāng)前第53頁\共有126頁\編于星期六\15點(diǎn)例：3線—8線譯碼器輸入輸出A2A1A0Y7Y6Y5Y4Y3Y2Y1Y00000000000100100000010010000001000110000100010000010000101001000001100100000011110000000當(dāng)前第54頁\共有126頁\編于星期六\15點(diǎn)2、典型的中規(guī)模集成電路芯片74X138引腳圖邏輯符號(hào)邏輯示意圖9當(dāng)前第55頁\共有126頁\編于星期六\15點(diǎn)內(nèi)部邏輯電路圖9當(dāng)前第56頁\共有126頁\編于星期六\15點(diǎn)74HC138集成譯碼器功能表LHHHHHHHHHHLLHHLHHHHHHLHHLLHHHLHHHHHHLHLLHHHHLHHHHLLHLLHHHHHLHHHHHLLLHHHHHHLHHLHLLLHHHHHHHLHHLLLLHHHHHHHHLLLLLLHHHHHHHHH×××××LHHHHHHHH×××HX×HHHHHHHH××××H×A2輸出輸入A1A0G19當(dāng)前第57頁\共有126頁\編于星期六\15點(diǎn)當(dāng)時(shí)LHHHHHHHHHHLLHHLHHHHHHLHHLLHHHLHHHHHHLHLLHHHHLHHHHLLHLLHHHHHLHHHHHLLLHHHHHHLHHLHLLLHHHHHHHLHHLLLLHHHHHHHHLLLLLLHHHHHHHHH×××××LHHHHHHHH×××HX×HHHHHHHH××××H×A2輸出輸入A1A0G19當(dāng)前第58頁\共有126頁\編于星期六\15點(diǎn)當(dāng)時(shí)

以A2

A1

A0的順序，A2為高位對(duì)最小項(xiàng)編號(hào)時(shí)，最小項(xiàng)m的下標(biāo)與Y的下標(biāo)一致；當(dāng)以A0為高位時(shí)，最小項(xiàng)m的下標(biāo)與Y的下標(biāo)不再一致。9當(dāng)前第59頁\共有126頁\編于星期六\15點(diǎn)（三）二進(jìn)制譯碼器的應(yīng)用1．二進(jìn)制譯碼器的擴(kuò)展擴(kuò)展實(shí)現(xiàn)4線-16線譯碼器9當(dāng)前第60頁\共有126頁\編于星期六\15點(diǎn)真值表9當(dāng)前第61頁\共有126頁\編于星期六\15點(diǎn)~3線–8線譯碼器的含三變量函數(shù)的全部最小項(xiàng)。Y0Y7基于這一點(diǎn)用該器件能夠方便地實(shí)現(xiàn)三變量邏輯函數(shù)。*2.實(shí)現(xiàn)多輸出組合邏輯函數(shù)...當(dāng)E3=1，E2=E1=0時(shí)9當(dāng)前第62頁\共有126頁\編于星期六\15點(diǎn)用譯碼器設(shè)計(jì)組合邏輯電路1.基本原理 3位二進(jìn)制譯碼器給出3變量的全部最小項(xiàng);n位二進(jìn)制譯碼器給出n變量的全部最小項(xiàng);對(duì)于任意函數(shù)，將n位二進(jìn)制譯碼輸出的最小項(xiàng)組合起來，可獲得任何形式的輸入變量不大于n的組合函數(shù)當(dāng)前第63頁\共有126頁\編于星期六\15點(diǎn)解題方法1、首先假設(shè)一個(gè)輸入變量為高位，將函數(shù)式變換為最小項(xiàng)之和的形式：

2、在譯碼器的輸出端加一個(gè)與非門，即可實(shí)現(xiàn)給定的組合邏輯函數(shù)。9當(dāng)前第64頁\共有126頁\編于星期六\15點(diǎn)假設(shè)A為高位例3-6試用74X138譯碼器和必要的門電路實(shí)現(xiàn)邏輯函數(shù)

9當(dāng)前第65頁\共有126頁\編于星期六\15點(diǎn)例3-7某多輸出組合邏輯函數(shù)的真值表如表所示，試用74X138譯碼器和必要的門電路實(shí)現(xiàn)該多輸出組合邏輯函數(shù)。

解：9當(dāng)前第66頁\共有126頁\編于星期六\15點(diǎn)9當(dāng)前第67頁\共有126頁\編于星期六\15點(diǎn)

例3-8用一片74HC138實(shí)現(xiàn)函數(shù)首先將函數(shù)式變換為最小項(xiàng)之和的形式在譯碼器的輸出端加一個(gè)與非門，即可實(shí)現(xiàn)給定的組合邏輯函數(shù)。假設(shè)A為高位考慮若C為高位該作何處理？9當(dāng)前第68頁\共有126頁\編于星期六\15點(diǎn)3.二進(jìn)制譯碼器可以作為數(shù)據(jù)分配器使用數(shù)據(jù)分配器：相當(dāng)于多輸出的單刀多擲開關(guān)，是一種能將數(shù)據(jù)分時(shí)送到多個(gè)不同的通道上去的邏輯電路。9當(dāng)前第69頁\共有126頁\編于星期六\15點(diǎn)（1）第一種方案：G2A作為數(shù)據(jù)輸入端，Y0

Y1Y2

Y3

Y4

Y5

Y6

Y7作為數(shù)據(jù)輸出端，A2AlA0作為地址選擇信號(hào)。如圖所示。

9當(dāng)前第70頁\共有126頁\編于星期六\15點(diǎn)

在G2B=0、G1=1的前提下，74X138的輸出的邏輯表達(dá)式變?yōu)椋篈2A1A0

000001010011100101110111G2A11111111G2A11111111G2A11111111G2A11111111G2A11111111G2A11111111G2A11111111G2A9當(dāng)前第71頁\共有126頁\編于星期六\15點(diǎn)（2）第2種方案：G2B作為數(shù)據(jù)輸入端，Y0

Y1Y2

Y3Y4

Y5

Y6

Y7作為數(shù)據(jù)輸出端，A2AlA0作為地址選擇信號(hào)。如圖所示。9當(dāng)前第72頁\共有126頁\編于星期六\15點(diǎn)（3）第3種方案：G1作為數(shù)據(jù)輸入端，Y0Y1Y2

Y3

Y4

Y5

Y6

Y7作為數(shù)據(jù)輸出端，反相輸出，A2AlA0作為地址選擇信號(hào)。如圖所示。9當(dāng)前第73頁\共有126頁\編于星期六\15點(diǎn)二、代碼變換譯碼器

例：二＿十進(jìn)制譯碼器功能：將8421BCD碼譯成為10個(gè)狀態(tài)輸出。

引腳圖邏輯符號(hào)邏輯圖9當(dāng)前第74頁\共有126頁\編于星期六\15點(diǎn)74X42內(nèi)部邏輯電路圖9當(dāng)前第75頁\共有126頁\編于星期六\15點(diǎn)功能表十進(jìn)制數(shù)BCD輸入輸出A3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7Y8Y90LLLLLHHHHHHHHH1LLLHHLHHHHHHHH2LLHLHHLHHHHHHH3LLHHHHHLHHHHHH4LHLLHHHHLHHHHH5LHLHHHHHHLHHHH6LHHLHHHHHHLHHH7LHHHHHHHHHHLHH8HLLLHHHHHHHHLH9HLLHHHHHHHHHHL對(duì)于BCD代碼以外的偽碼（1010～1111這6個(gè)代碼）Y0～Y9均為高電平。9當(dāng)前第76頁\共有126頁\編于星期六\15點(diǎn)三、顯示譯碼器（一）七段數(shù)碼顯示器原理共陽共陰9當(dāng)前第77頁\共有126頁\編于星期六\15點(diǎn)（二）七段顯示譯碼器74X48引腳圖邏輯符號(hào)9當(dāng)前第78頁\共有126頁\編于星期六\15點(diǎn)邏輯電路圖9當(dāng)前第79頁\共有126頁\編于星期六\15點(diǎn)與共陰數(shù)碼管配合使用9當(dāng)前第80頁\共有126頁\編于星期六\15點(diǎn)9當(dāng)前第81頁\共有126頁\編于星期六\15點(diǎn)第六節(jié)常用中規(guī)模集成組合邏輯模塊

之三

數(shù)據(jù)選擇器一、數(shù)據(jù)選擇器的基本概念及工作原理數(shù)據(jù)選擇的功能：在通道選擇信號(hào)的作用下，將多個(gè)通道的數(shù)據(jù)分時(shí)傳送到公共的數(shù)據(jù)通道上去的。數(shù)據(jù)選擇器：能實(shí)現(xiàn)數(shù)據(jù)選擇功能的邏輯電路。它的作用相當(dāng)于多個(gè)輸入的單刀多擲開關(guān)，又稱“多路開關(guān)”。n位地址選擇信號(hào)10當(dāng)前第82頁\共有126頁\編于星期六\15點(diǎn)集成數(shù)據(jù)選擇器模塊引腳圖邏輯符號(hào)10當(dāng)前第83頁\共有126頁\編于星期六\15點(diǎn)邏輯電路圖邏輯示意圖2個(gè)互補(bǔ)輸出端8路數(shù)據(jù)輸入端1個(gè)使能輸入端3個(gè)地址輸入端10當(dāng)前第84頁\共有126頁\編于星期六\15點(diǎn)輸入輸出使能選擇YYGA2A1A0HXXXLHLLLLD0LLLHD1LLHLD2LLHHD3LHLLD4LHLHD5LHHLD6LHHHD774LS151的功能表當(dāng)G=1時(shí)，Y=0。

當(dāng)G=0時(shí)10當(dāng)前第85頁\共有126頁\編于星期六\15點(diǎn)

當(dāng)以A2為高位，A0為低位時(shí)，最小項(xiàng)編號(hào)mi的下標(biāo)與Di的下標(biāo)正好一致，這樣便于記憶邏輯表達(dá)式。當(dāng)以A0為高位，A2為低位時(shí)，下標(biāo)不再一致。10當(dāng)前第86頁\共有126頁\編于星期六\15點(diǎn)二、數(shù)據(jù)選擇器的應(yīng)用（一）數(shù)據(jù)選擇器的擴(kuò)展1.選擇數(shù)據(jù)位數(shù)的擴(kuò)展用兩片74X151組成二位八選一的數(shù)據(jù)選擇器10當(dāng)前第87頁\共有126頁\編于星期六\15點(diǎn)2.數(shù)據(jù)通道源的擴(kuò)展將兩片74X151連接成一個(gè)16選1的數(shù)據(jù)選擇器10當(dāng)前第88頁\共有126頁\編于星期六\15點(diǎn)*（二）實(shí)現(xiàn)單輸出組合邏輯函數(shù)

例3-9試用8選1數(shù)據(jù)選擇器74X151實(shí)現(xiàn)單輸出組合邏輯函數(shù)解法一：①將要實(shí)現(xiàn)的邏輯函數(shù)轉(zhuǎn)換成最小項(xiàng)表達(dá)式

此處要特別注意將邏輯函數(shù)寫成最小項(xiàng)編號(hào)的形式時(shí)，要特別指明對(duì)最小項(xiàng)編號(hào)的方法，這部分的內(nèi)容在講解最小項(xiàng)的概念時(shí)已經(jīng)強(qiáng)調(diào)過。②74X151的輸出函數(shù)表達(dá)式為：=m3+m5+m6+m710當(dāng)前第89頁\共有126頁\編于星期六\15點(diǎn)④畫出連線圖，輸入變量A、B、C接至數(shù)據(jù)選擇器的地址輸入端A2、A1、A0，即A=A2，B=A1，C=A0。輸出變量接至數(shù)據(jù)選擇器的輸出端，即L=Y。如圖所示。③比較Y與L，當(dāng)

D3=D5=D6=D7=1D0=D1=D2=D4=0時(shí)，Y=L10當(dāng)前第90頁\共有126頁\編于星期六\15點(diǎn)解法二：作出邏輯函數(shù)L的真值表

可知D3=D5=D6=D7=1

D0=D1=D2=D4=0要實(shí)現(xiàn)的邏輯函數(shù)中的變量個(gè)數(shù)與數(shù)據(jù)選擇器的地址輸入端的個(gè)數(shù)相同，將變量與數(shù)據(jù)選擇器的地址輸入端一一對(duì)應(yīng)即可。10當(dāng)前第91頁\共有126頁\編于星期六\15點(diǎn)例3-10試用8選1數(shù)據(jù)選擇器74X151實(shí)現(xiàn)單輸出組合邏輯函數(shù)如果要實(shí)現(xiàn)的邏輯函數(shù)中的變量個(gè)數(shù)與數(shù)據(jù)選擇器的地址輸入端的個(gè)數(shù)不同，不能用前述的簡(jiǎn)單辦法。應(yīng)分離出多余的變量，把它們加到適當(dāng)?shù)臄?shù)據(jù)輸入端。下面舉例說明這種方法。解法一：10當(dāng)前第92頁\共有126頁\編于星期六\15點(diǎn)解法二：10當(dāng)前第93頁\共有126頁\編于星期六\15點(diǎn)例3-11試用4選1數(shù)據(jù)選擇器74X153實(shí)現(xiàn)單輸出組合邏輯函數(shù)：

解：10當(dāng)前第94頁\共有126頁\編于星期六\15點(diǎn)第七節(jié)常用中規(guī)模集成組合邏輯模塊

之四算術(shù)運(yùn)算電路一、加法器（一）1位加法器1.1位半加器10當(dāng)前第95頁\共有126頁\編于星期六\15點(diǎn)二進(jìn)制數(shù)的運(yùn)算

二進(jìn)制數(shù)的算術(shù)運(yùn)算(加、減、乘、除)1位二進(jìn)制數(shù)算術(shù)運(yùn)算多位二進(jìn)制數(shù)算術(shù)運(yùn)算10當(dāng)前第96頁\共有126頁\編于星期六\15點(diǎn)二進(jìn)制加法1位二進(jìn)制數(shù)的加法規(guī)則為:0＋0＝00＋1＝11＋0＝11＋1＝0(有進(jìn)位)多位二進(jìn)制數(shù)的加法:

求(11001010)B＋(11101)B解:被加數(shù)11001010加數(shù)11101進(jìn)位＋)00110000和11100111則11001010＋11101＝11100111。由此可見,兩個(gè)二進(jìn)制數(shù)相加時(shí),每1位有3個(gè)數(shù)參與運(yùn)算(本位被加數(shù)、加數(shù)、低位進(jìn)位),從而得到本位和以及向高位的進(jìn)位。10當(dāng)前第97頁\共有126頁\編于星期六\15點(diǎn)1位二進(jìn)制數(shù)減法規(guī)則為:1－0＝11－1＝00－0＝00－1＝1(有借位)多位二進(jìn)制數(shù)的減法二進(jìn)制減法求(10101010)B－(10101)B。

解:被減數(shù)10101010減數(shù)10101借位－)00101010差10010101則10101010－10101＝1001010110當(dāng)前第98頁\共有126頁\編于星期六\15點(diǎn)二進(jìn)制乘法1位二進(jìn)制乘法規(guī)則為:0×0＝00×1＝01×0＝01×1＝1多位二進(jìn)制乘法:求(110011)B×(1011)B

解:被乘數(shù)110011乘數(shù)×)1011110011110011000000＋)110011積100011000110當(dāng)前第99頁\共有126頁\編于星期六\15點(diǎn)

二進(jìn)制除法的運(yùn)算過程類似于十進(jìn)制除法的運(yùn)算過程。

求(100100)B÷(101)B。

解:00011110110010010110001011101011二進(jìn)制除法10當(dāng)前第100頁\共有126頁\編于星期六\15點(diǎn)2.1位全加器AiBiCi-1SiCi0000000110010100110110010101011100111111真值表10當(dāng)前第101頁\共有126頁\編于星期六\15點(diǎn)AiBiCi-1SiCi0000000110010100110110010101011100111111邏輯表達(dá)式10當(dāng)前第102頁\共有126頁\編于星期六\15點(diǎn)邏輯電路圖邏輯符號(hào)用半加器實(shí)現(xiàn)全加器10當(dāng)前第103頁\共有126頁\編于星期六\15點(diǎn)設(shè)計(jì)一個(gè)能實(shí)現(xiàn)兩個(gè)1位二進(jìn)制數(shù)的全加運(yùn)算和全減運(yùn)算的組合邏輯電路，加減控制信號(hào)用M表示，當(dāng)M=0時(shí)為全加運(yùn)算，M=1時(shí)為全減運(yùn)算。要求（1）用適當(dāng)?shù)拈T電路實(shí)現(xiàn)（畫出邏輯電路圖）。練習(xí)10當(dāng)前第104頁\共有126頁\編于星期六\15點(diǎn)（二）多位加法器1.串行進(jìn)位加法器10當(dāng)前第105頁\共有126頁\編于星期六\15點(diǎn)定義兩個(gè)中間變量Gi和Pi：Gi=AiBi

2.超前進(jìn)位加法器

提高運(yùn)算速度的基本思想：設(shè)計(jì)進(jìn)位信號(hào)產(chǎn)生電路，在輸入每位的加數(shù)和被加數(shù)時(shí)，同時(shí)獲得該位全加的進(jìn)位信號(hào)，而無需等待最低位的進(jìn)位信號(hào)。定義第i位的進(jìn)位信號(hào)（Ci）：Ci=Gi＋Pi

Ci-1

產(chǎn)生變量傳輸變量10當(dāng)前第106頁\共有126頁\編于星期六\15點(diǎn)

4位全加器進(jìn)位信號(hào)的產(chǎn)生：C0=G0+P0C-1

C1=G1+P1C0C1=G1+P1G0+P1P0C-1

C2=G2+P2C1

C2=G2+P2G1+P2

P1G0+P2

P1P0C-1

C3=G3+P3C2=G3+P3（G2+P2C1)=G3+P3G2+P3P2C1

=G3+P3G2+P3P2(G1+P1C0)

C3=G3+P3G2+P3P2G1+P3P2P1(G0+P0C-1)Ci=Gi＋Pi

Ci-1

[Gi=AiBi10當(dāng)前第107頁\共有126頁\編于星期六\15點(diǎn)超前進(jìn)位集成4位加法器74LS283（自學(xué)）引腳圖邏輯符號(hào)帶引腳名的邏輯符號(hào)邏輯圖10當(dāng)前第108頁\共有126頁\編于星期六\15點(diǎn)（三）集成加法器的應(yīng)用1.加法器級(jí)聯(lián)實(shí)現(xiàn)多位二進(jìn)制數(shù)加法運(yùn)算8位二進(jìn)制數(shù)加法電路10當(dāng)前第109頁\共有126頁\編于星期六\15點(diǎn)2.用74X283構(gòu)成一位8421BCD碼的加法器10當(dāng)前第110頁\共有126頁\編于星期六\15點(diǎn)一位8421BCD碼加法器10當(dāng)前第111頁\共有126頁\編于星期六\15點(diǎn)例3-12試采用74X283完成8421BCD碼到余3碼的轉(zhuǎn)換。解：由于8421BCD碼加0011即為余3碼，所以其轉(zhuǎn)換電路就是一個(gè)加法電路，如圖所示。10當(dāng)前第112頁\共有126頁\編于星期六\15點(diǎn)一、1位數(shù)值比較器(設(shè)計(jì))數(shù)值比較器：對(duì)兩個(gè)多位數(shù)字進(jìn)行比較（A、B），以判斷其大小的邏輯電路。輸入：兩個(gè)一位二進(jìn)制數(shù)A、B。

輸出：FBA>=1，表示A大于BFBA<=1，表示A小于BFBA==1，表示A等于B第八節(jié)常用中規(guī)模集成組合邏輯模塊

之五數(shù)值比較器10當(dāng)前第113頁\共有126頁\編于星期六\15點(diǎn)1位數(shù)值比較器BA=FBA>BA=FBA<ABBA+=FBA=一位數(shù)值比較器真值表10011001010101010000FA=BFA<BFA>BBA輸出輸入10當(dāng)前第114頁\共有126頁\編于星期六\15點(diǎn)二、2位數(shù)值比較器輸入：兩個(gè)2位二進(jìn)制數(shù)

A=A1A0、B=B1B0能否用1位數(shù)值比較器設(shè)計(jì)兩位數(shù)值比較器?比較兩個(gè)2位二進(jìn)制數(shù)的大小的電路當(dāng)高位（A1、B1）不相等時(shí)，無需比較低位（A0、B0），高位比較的結(jié)果就是兩個(gè)數(shù)的比較結(jié)果。當(dāng)高位相等時(shí)，兩