康五版數(shù)字課件交稿高教

4.4

若干典型的組合邏輯集成電路編碼器譯碼器/數(shù)據(jù)分配器數(shù)據(jù)選擇器數(shù)值比較器算術(shù)運(yùn)算電路4.4.1編碼器1、)編碼器(Encoder)的概念與分類編碼：賦予二進(jìn)制代碼特定含義的過程稱為編碼。如：8421BCD碼中，用1000表示數(shù)字8如：ASCII碼中，用1000001表示字母A等編碼器：具有編碼功能的邏輯電路。4.4

若干典型的組合邏輯集成電路編碼器的邏輯功能：能將每一個編碼輸入信號變換為不同的二進(jìn)制的代碼輸出。如BCD編碼器：將10個編碼輸入信號分別編成10個4位碼輸出。如8線-3線編碼器：將8個輸入的信號分別編成8個3位二進(jìn)制數(shù)碼輸出。1、)編碼器(Encoder)的概念與分類編碼器的分類：普通編碼器和優(yōu)先編碼器。普通編碼器：任何時候只允許輸入一個有效編碼信號，否則輸出就會發(fā)生混亂。優(yōu)先編碼器：允許同時輸入兩個以上的有效編碼信號。當(dāng)同時輸入幾個有效編碼信號時，優(yōu)先編碼器能按預(yù)先設(shè)定的優(yōu)先級別，只對其中優(yōu)先權(quán)最高的一個進(jìn)行編碼。1、)編碼器(Encoder)的概念與分類二進(jìn)制編碼器的結(jié)構(gòu)框圖1、編碼器的工作原理普通二進(jìn)制編碼器I0I1Yn-1Y0Y12

-1I

n二進(jìn)制編碼器n2

個輸入n

位二進(jìn)制碼輸出(1)

4線─2線普通二進(jìn)制編碼器(設(shè)計)0

0

0

1010000

1

0001

0（2）邏輯功能表I0

I1

I2

I3

Y1

Y0編碼器的輸入為高電平有效。10I0I1I2I3YY（a）邏輯框圖4輸入二進(jìn)制碼輸出1

10110001、編碼器的工作原理Y1

=

I

0

I1

I

2

I

3

+

I

0

I1

I

2

I

3Y0

=

I

0

I1

I

2

I

3

+

I

0

I1

I

2

I

3該電路是否可以再簡化？Y0

=

I

0

I1

I

2

I

3

+

I

0

I1

I

2

I

3Y1

=

I

0

I1

I

2

I

3

+

I

0

I1

I

2

I

3I0I1I2I31111&&&≥Y0Y1&≥(2.)

鍵盤輸入8421BCD碼編碼器（分析）&&&&≥1&代碼輸出&&&&≥1&使能標(biāo)志0123456789S14S5S6S7S8S9VCC1kΩ×10S0&&&&≥1&GSDCBAS2S3S編碼輸入輸

入輸

出S0S1S2S3S4S5S6S7S8S9ABCDGS111111111100000111111111010011111111110110001111111101101111111111011101101111110111101011111101111101001111011111100111110111111100101101111111100011011111111100001該編碼器為輸入低電平有效2.鍵盤輸入8421BCD碼編碼器功能表當(dāng)所有的輸入都為1時，Y1Y0

=

？Y1Y0

=

00無法輸出有效編碼。結(jié)論：普通編碼器不能同時輸入兩個已上的有效編碼信號I0I1I2I31111&&&≥Y0Y1&≥I2

=I3

=1

,I1=I0=0時，Y1Y0

=

？Y1Y0

=

003.優(yōu)先編碼器優(yōu)先編碼器的提出：實際應(yīng)用中，經(jīng)常有兩個或更多輸入編碼信號同時有效。必須根據(jù)輕重緩急，規(guī)定好這些外設(shè)允許操作的先后次

序，即優(yōu)先級別。識別多個編碼請求信號的優(yōu)先級別，并進(jìn)行相應(yīng)編碼的邏輯部件稱為優(yōu)先編碼器。(2)優(yōu)先編碼器線(4─2

線優(yōu)先編碼器)（設(shè)計）輸

入輸

出I0I1I2I3Y1Y0100000×10001××1010×××111高低輸入編碼信號高電平有效，輸出為二進(jìn)制代碼輸入編碼信號優(yōu)先級從高到低為

I3

~

I0輸入為編碼信號I3

~

I0

輸出為Y1

Y0（1）列出功能表

（2）寫出邏輯表達(dá)式Y(jié)1

=

I2

I3

+I3

Y0

=

I1

I2

I3

+I3（3）畫出邏輯電路（略）優(yōu)先編碼器CD4532的示意框圖、引腳圖2

集成電路編碼器1Y2I0I1I2I3I4I5I6I7EIEOGSCD4532Y0Y12345678910111213141516I4I5I6I7EIY2Y1GNDVCCEOGSI3I2I1I0Y0I

211111111111≥≥≥≥≥≥&&1&1&&1≥

≥≥&1G1E11&I

1I

6I

7I

5I

3I

4I

0EY

2Y1Y0CD4532電路圖優(yōu)先編碼器CD4532功能表輸

入輸

出EII7I6I5I4I3I2I1I0Y2Y1Y0GSEOL××××××××LLLLLHLLLLLLLLLLLLHHH×××××××HHHHLHLH××××××HHLHLHLLH×××××HLHHLHLLLH××××HLLHLHLLLLH×××LHHHLHLLLLLH××LHLHLHLLLLLLH×LLHHLHLLLLLLLHLLLHL為什么要設(shè)計GS、EO輸出信號？。CD4532(II7

I6

I5

I4

I3

I2

I1

I0Y1Y2EOY0EIGSI7

I6

I5

I4

I3

I2

I1

I0GS

Y2

Y1

Y0EI2EO2EI1

EI

CD4532(

EOEO1A15A14A13A12A11A10A9A8A7

A6

A5A4A3A2

A1A0L0L1GS2L2GS1G2G1G0GS

L3≥≥1

G3≥≥0000000用二片CD4532構(gòu)成16線-4線優(yōu)先編碼器,其邏輯圖如下圖所示，試分析其工作原理。無編碼輸出0CD4532(II)I3

I1Y0Y2

Y1I7

I6

I5

I4

I2

I0EIGSCD4532(I)Y0Y2

Y1I4

I3

I2

I1

I0EOI7

I6

I5EIGSEI2EO2EOEI1EO1A15

A14A13

A12

A11A1。0

A9

A8A7

A6

A5

A4

A3

A2

A1

A00L1GS2L2GS1G3G2G1G03≥1≥1≥1≥11GS

0

L00L00若無有效電平輸入01111

1那塊芯片的優(yōu)先級高？若有效電平輸入CD4532(II)I3

I1Y0Y2

Y1I7

I6

I5

I4

I2

I0EIGSCD4532(I)Y0Y2

Y1I4

I3

I2

I1

I0EOI7

I6

I5EIGSEI2EO2EOEI1EO1A15

A14A13

A12

A11A10。A9

A8A7

A6

A5

A4

A3

A2

A1

A0L0L1GS2L2GSGS1G3G2G1G0L3≥1≥1≥1≥11010000若有效電平輸入11111譯碼器的概念與分類譯碼：譯碼是編碼的逆過程，它能將二進(jìn)制碼翻譯成代表某一特定含義的信號.(即電路的某種狀態(tài))譯碼器：具有譯碼功能的邏輯電路稱為譯碼器。譯碼器的分類：唯一地址譯碼器代碼變換器將一系列代碼轉(zhuǎn)換成與之一一對應(yīng)的有效信號。將一種代碼轉(zhuǎn)換成另一種代碼。二進(jìn)制譯碼器二—十進(jìn)制譯碼器顯示譯碼器常見的唯一地址譯碼器：4.4.2

譯碼器/數(shù)據(jù)分配器2線-4線譯碼器的邏輯電路(分析）1A111A0&&&&E0YY

1Y

23Y

輸

入

輸出EA1

A0Y0

Y1

Y2

Y3H

×

×L

L

LHLHHHHHHL

L

HHLHHL

H

LHHLHL

H

HHHHL功能表Y

0

=

EA1

A0Y

1

=

EA1

A0Y

2

=

EA1

A0Y

3

=

EA1

A0（1.）

二進(jìn)制譯碼器x0x1xn-1y0y1yn-1EI二進(jìn)制譯碼器n

個輸入端使能輸入端2n個輸出端使能輸入設(shè)輸入端的個數(shù)為n，輸出端的個數(shù)為M則有

M=2n2、

集成電路譯碼器Y0Y1Y2Y3EA0A1A0A1Y

0Y

12YY

3E(a)

74HC139集成譯碼器1/2

74x139(1.)二進(jìn)制譯碼器輸

入輸出EA1

A0Y0

Y1

Y2

Y3H

×

×L

L

LHLHHHHHHL

L

HHLHHL

H

LHHLHL

H

HHHHL功能表邏輯符號說明E111&&&&Y0Y1Y3A1A0Y0Y2

Y2Y1Y3EA1A

0邏輯符號框外部的符號，表示外部輸入或輸出信號名稱，字母上面的“—”號說明該輸入或輸出是低電平有效。符號框內(nèi)部的輸入、輸出變量表示其內(nèi)部的邏輯關(guān)系。在推導(dǎo)表達(dá)式的過程中，如果低有效的輸入或輸出變量(如)上面的“—”號參與運(yùn)算(如E變?yōu)镋

)，則在畫邏輯圖或驗證真值表時，注意將其還原為低有效符號。(b)

74HC138(74LS138)集成譯碼器A0A1A2E1E

2E3Y

7GNDVCCY

0Y

1Y

2Y

3Y

4Y

5Y

611621531441351261171089引腳圖邏輯圖Y0Y1Y274HC138Y3Y4Y5Y6Y7E3E2E1A0A1A274HC138集成譯碼器邏輯圖E3A0A1A211Y

0Y

1Y

2Y

31111&&&&&&&&111Y

4Y

5Y

6Y

7E

2E1&&&&&&&&&74HC138集成譯碼器功能表輸

入輸

出E3E

2E

1A2A1A0Y

0Y

1Y

2Y

3Y

4Y

5Y

6Y

7×H××××HHHHHHHH×XH×××HHHHHHHHL×××××HHHHHHHHHLLLLLLHHHHHHHHLLLLHHLHHHHHHHLLLHLHHLHHHHHHLLLHHHHHLHHHHHLLHLLHHHHLHHHHLLHLHHHHHHLHHHLLHHLHHHHHHLHHLLHHHHHHHHHHL輸

入輸

出E3E

2E

1A2A1A0Y

0Y

1Y

2Y

3Y

4Y

5Y

6Y

7×H××××HHHHHHHH×XH×××HHHHHHHHL×××××HHHHHHHHHLLLLLLHHHHHHHHLLLLHHLHHHHHHHLLLHLHHLHHHHHHLLLHHHHHLHHHHHLLHLLHHHHLHHHHLLHLHHHHHHLHHHLLHHLHHHHHHLHHLLHHHHHHHHHHLY

0

=

A2

A1

A0

Y

1

=

A2

A1

A0Y

2

=

A2

A1

A0

Y

3

=

A2

A1

A0Y

4

=

A2

A1

A0

Y

5

=

A2

A1

A0

Y

6

=

A2

A1

A0Y

7

=

A2

A1

A0EABCY0Y1Y2Y3Y4Y5Y6Y71、已知下圖所示電路的輸入信號的波形試畫出譯碼器輸出的波形。譯碼器的應(yīng)用Y0

Y1

Y274HC138Y3E3E2E1A0A1

A2+5VEY0Y1Y2

Y3Y4

Y4Y5

Y5Y6

Y6Y7

Y7ABCY

0Y

1+5

VY

2Y374H

C

13

8Y

4Y

5Y

6Y

7E

3E

2E

1A

0A

1A

21/274H

C

139…………B

0B

1B

2B

3B

4(0

)Y

0Y

1Y

2Y

3EA

0A

1L

24L

0L

7L

8L

15L

16L

23L

31Y

0Y

1Y

2Y

374H

C

1

3

8Y

4Y

5Y

6Y

7E

3E

2E

1A

0

(I)A

1A

2Y0Y1Y2Y3Y4Y

5Y

6Y

7E

3E

2E

174H

C

13

8A

0A

1Y

0Y

1Y

2Y374H

C

13

8Y

4A

2E

3E

2E

1A

0A

1A

2(II)(III)

Y

5Y

6Y

72、譯碼器的擴(kuò)展用74X139和74X138構(gòu)成5線-32線譯碼器=

m0Y0Y1Y274HC138Y3E3E2E1+5V

Y

0

=

A2

A1

A0EY0Y1Y2Y3Y4

Y4Y5

Y5Y6

Y6Y7

Y7C

A0B

A1A

A211Y

=

ABC

=

mY

7

=

A

B C

=

m73線–8線譯碼器的Y0~

~

含Y7三變量函數(shù)的全部最小項?；谶@一點(diǎn)用該器件能夠方便地實現(xiàn)三變量邏輯函數(shù)。2Y

2

=

ABC

=

m...3、用譯碼器實現(xiàn)邏輯函數(shù)。當(dāng)E3

=1

，E2=E1=0時Y0

Y1Y274HC138Y3Y4Y5Y6Y7E3E2E1A0A1A27L

=

AC

+

AB用一片74HC138實現(xiàn)函數(shù)首先將函數(shù)式變換為最小項之和的形式在譯碼器的輸出端加一個與非門，即可實現(xiàn)給定的組合邏輯函數(shù).+5VCBAL&=

m

0

m

2

m

6

m=

Y

0

Y

2

Y

6

Y

7L

=

ABC

+

ABC

+

ABC

+

ABC=

m0

+

m2

+

m6

+

m7數(shù)據(jù)分配器：相當(dāng)于多輸出的單刀多擲開關(guān)，是一種能將從數(shù)據(jù)分時送到多個不同的通道上去的邏輯電路。數(shù)據(jù)分配器示意圖數(shù)據(jù)輸入Y0Y1Y7通道選擇信號用74HC138組成數(shù)據(jù)分配器用譯碼器實現(xiàn)數(shù)據(jù)分配器Y0Y174HC138Y3Y4Y5Y6Y7E3E2E1AA0

A1A2+5VD=

E2E1Y0Y0Y

Y2Y2

=

E

3

E

2

D

ABC當(dāng)ABC

=010

時，Y2=DC

0B

1A

0輸

入輸

出E3E2E1A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7LLXXXXHHHHHHHHHLDLLLDHHHHHHHHLDLLHHDHHHHHHHLDLHLHHDHHHHHHLDLHHHHHDHHHHHLDHLLHHHHDHHHHLDHLHHHHHHDHHHLDHHLHHHHHHDHHLDHHHHHHHHHHD74HC138譯碼器作為數(shù)據(jù)分配器時的功能表集成二–十進(jìn)制譯碼器－744211621531441351261171089Y1Y2

Y3Y4Y5Y6Y0GNDY7Y8Y9A3A1

A2A0VCCA0A

1A2A

3

1

1111111&&&&&&&&&&Y

9Y8Y

7Y

6Y

5Y4Y

3Y

2Y

1Y

0功能：將8421BCD碼譯成為10個狀態(tài)輸出。十進(jìn)

BCD輸入

輸

出制數(shù)

A3

A2

A1

A0

Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

Y8

Y90LLLLLHHHHHHHHH1LLLHHLHHHHHHHH2LLHLHHLHHHHHHH3LLHHHHHLHHHHHH4LHLLHHHHLHHHHH5LHLHHHHHHLHHHH6LHHLHHHHHHLHHH7LHHHHHHHHHHLHH8HLLLHHHHHHHHLH9HLLHHHHHHHHHHL對于BCD代碼以外的偽碼（1010～1111這6個代碼）Y0～Y9均為高電平。（2）

集成二–十進(jìn)制譯碼器——7442

功能表顯示譯碼器脈沖信號計數(shù)器譯碼器驅(qū)動器顯示器KHz1.七段顯示譯碼器（1）最常用的顯示器有：半導(dǎo)體發(fā)光二極管和液晶顯示器。abcdefg共陽極顯示器abcdefg共陰極顯示器abcfged顯示器分段布局圖常用的集成七段顯示譯碼器----------CMOS七段顯示譯碼器74HC4511abc

de

f

g74H

C

4511LE

BL

LT D

3

D

2

D

1

D

00LHHLLLLHHHHHHL1LHHLLLHLHHLLLL2LHHLLHLHHLHHLH3LHHLLHHHHHHLLH4LHHLHLLLHHLLHH5LHHLHLHHLHHLHH6LHHLHHLLLHHHHH7LHHLHHHHHHLLLL8LHHHLLLHHHHHHH9LHHHLLHHHHHLHHa

b

c

d

e

f

g字形輸出輸入十進(jìn)制或功能D2

D1

D0BL

LT

D3LECMOS七段顯示譯碼器74HC4511功能表字十進(jìn)制或功能輸入輸出形LEBL

LTD3D2D1D0abcdefg10LHHHLHLLLLLLLL熄滅11LHHHLHHLLLLLLL熄滅12LHHHHLLLLLLLLL熄滅13LHHHHLHLLLLLLL熄滅14LHHHHHLLLLLLLL熄滅15LHHHHHHLLLLLLL熄滅燈測試××L××××HHHHHHH滅

燈×LH××××LLLLLLL熄滅鎖

存HHH××××**CMOS七段顯示譯碼器74HC4511功能表(續(xù))例

由74HC4511構(gòu)成24小時及分鐘的譯碼電路如圖所示，試分析小時高位是否具有零熄滅功能。H7

H6

H5

H40(0)4511×顯示器×41(II)(0)

(I)

(III)a~g

a~g

a~g

a~gLTBL(III)LTLE

D3

D2

D1

D0BL(I)LTBL(II)LTBL1≥H3

H2

H1

H0M

M

M

MM

M

M

MLE

D3

D2

D1

D0LE

D3

D2

D1

D0LE

D3

D2

D1

D04.3.3

數(shù)據(jù)選擇器數(shù)據(jù)選擇的功能：在通道選擇信號的作用下，將多個通道的數(shù)據(jù)分時傳送到公共的數(shù)據(jù)通道上去的。1、數(shù)據(jù)選擇器的定義與功能數(shù)據(jù)選擇器：能實現(xiàn)數(shù)據(jù)選擇功能的邏輯電路。它的作用相當(dāng)于多個輸入的單刀多擲開關(guān)，又稱“多路開關(guān)”。通道選擇

數(shù)據(jù)輸出

I0I1I

n

-12S1

S0E111I

0I

1I

2I

3&≥1Y4選1數(shù)據(jù)選擇器2位地址碼輸入端使能信號輸入端，低電平有效1路數(shù)據(jù)輸出端（1）邏輯電路數(shù)據(jù)輸入端（2）工作原理及邏輯功能I300

011

01

1=1=01S

S0E111I

0I

1I2I

3&≥1YY

=

S1

S

0

I

0

+

S1

S

0

I1

+

S1

S

0

I

2

+

S1

S

0

I

3Y

=

I

0

m0

+

I1

m1

+

I

2

m

2

+

I

3

m

3使能輸出輸

入地址功能表ES1S0Y1××0000I0001I1001101I2I3YY74HC151D7D6D5D4D3D2D1D0ES2

S1

S074LS151功能框圖2、集成電路數(shù)據(jù)選擇器8選1數(shù)據(jù)選擇器74HC1512、集成電路數(shù)據(jù)選擇器ED

0D

1D

2D

3D

4D

5D

6D

7S

0S

1S

2YY11111&&&&&&&&&&≥≥2個互補(bǔ)輸出端1個使能輸入端8路數(shù)據(jù)輸入端3個地址輸入端1

174LS151的邏輯圖輸

入輸

出使能E選

擇S2

S1

S0YYHLLLLLLLLX

X

XL

L

LL

L

HL

H

LL

H

HH

L

LH

L

HH

H

LH

H

HLD0D1D2D3D4D5D6D7HD0D1D2D3D4D5D6D77Y

=

Di

mii

=03、74LS151的功能表當(dāng)E=1時，Y=1

。當(dāng)E=0時Y

=

S2

S1

S0D0

+S2

S1S0D1

+S2S1

S0D2+S2S1S0D3

+S2

S1

S0D4

+S2

S1S0D5+S2S1

S0D6

+S2S1S0D7①數(shù)據(jù)選擇器組成邏輯函數(shù)產(chǎn)生器5、數(shù)據(jù)選擇器74LS151的應(yīng)用當(dāng)D0

=D3=D5

=D7=0YY74LS151D7D6D5D4D3D2D1D0ES2

S1

S07Y

=

Di

mii

=0D1

=D2=D4=D6=1

時：Y

=

m1

+

m

2

+

m4

+

m6當(dāng)D0

=D3=D5

=D7=1D1

=D2=D4=D6=0

時：Y

=

m0

+

m

3

+

m5

+

m7控制Di

，就可得到不同的邏輯函數(shù)。當(dāng)E=0時：74HC151D0D1D2

D3D4

D5D6

D7

ES2S0S1LY

Y

XZ10比較Y與L，當(dāng)

D3=D5=D6=D7=

1

D0=D1=D2=D4=0時，Y=L例1

試用8選1數(shù)據(jù)選擇器74LS151產(chǎn)生邏輯函數(shù)=

XYZ

+

XYZ

+

XYZ

+

XY

ZE

=

0

X

=

S2

Y

=

S10Z

=

SY=m0D0

+m1D1

+m2D2

+m3D3

+m4D4

+m5D5

+m6D6

+m7

D7L=

m

3

+

m5

+

m6

+

m7L

=

XYZ

+

XYZ

+

XY解:

L

=

XYZ

+

XYZ

+

XY

(Z

+

Z)總結(jié):利用8選1數(shù)據(jù)選擇器組成函數(shù)產(chǎn)生器的一般步驟a、將函數(shù)變換成最小項表達(dá)式

b、將使器件處于使能狀態(tài)c、地址信號S2、S1

、S0

作為函數(shù)的輸入變量d、處理數(shù)據(jù)輸入D0~D7信號電平。邏輯表達(dá)式中有mi

,則相應(yīng)Di

=1，其他的數(shù)據(jù)輸入端均為0。用兩片74151組成二位八選一的數(shù)據(jù)選擇器②數(shù)據(jù)選擇器的擴(kuò)展位的擴(kuò)展S2S1S0D

00D

01D

02D

03D

04D

05D

06D

07Y0Y1Y

0Y

1D0D

1D

2D

3D

4D

5D

6D

7S0S2S1EYED

10D

11D

12D

13D

14D

15D

16D

17D0D

2D

3D

4D

5D

6D

7S0S2S1EYY74HC

151(0)YD

174HC

151(I)字的擴(kuò)展將兩片74LS151連接成一個16選1的數(shù)據(jù)選擇器，DCBAD0D1D2DD34D5D6D7YD0D174HC151D2D3D4D5D6D7S0S2S1EYD8D9D10D11D12D13D14D15YD0D1D2D3D4D5D6D7S0S2S1EY1YY≥&(0)74HC151(I)0

1 0

0

1

1

0

1LES2S1S074HC151YS2S1S0③實現(xiàn)并行數(shù)據(jù)到串行數(shù)據(jù)的轉(zhuǎn)換S0S1S2L

0

1

0

0

1

101數(shù)值比較器：對兩個1位數(shù)字進(jìn)行比較（A、B），以判斷其大小的邏輯電路。1.

1位數(shù)值比較器(設(shè)計)輸入：兩個一位二進(jìn)制數(shù)A、B。輸出：F

A>B

=1，表示A大于BFA<B

=1，表示A小于BFA

=B=1，表示A等于B4.4.4

數(shù)值比較器BA11&&≥1FA＞BFA=BFA＜B1位數(shù)值比較器=

A

BF

A>BFA<

B

=

A

BFA

=B

=

A

B

+

AB一位數(shù)值比較器真值表輸

入輸

出ABFA>BFA<BFA=B000010101010100110012、2

位數(shù)值比較器：輸入：兩個2位二進(jìn)制數(shù)A=A1

A0

、B=B1

B0比較兩個2位二進(jìn)制數(shù)的大小的電路當(dāng)高位（A1、B1）不相等時，無需比較低位（A0、B0），高位比較的結(jié)果就是兩個數(shù)的比較結(jié)果。當(dāng)高位相等時，兩數(shù)的比較結(jié)果由低位比較的結(jié)果決定。能否用1位數(shù)值比較器設(shè)計兩位數(shù)值比較器?用一位數(shù)值比較器設(shè)計多位數(shù)值比較器的原則真值表輸

入輸出A1

B1

A0

B0FA>B

FA<B

FA=BA1

>

B1

×100A1

<

B1

×010A1

=

B1

A0

>

B0100A1

=

B1

A0

<

B0010A1

=

B1

A0

=

B0001FA>B

=

(A1>B1)

+

(

A1=B1)(A0>B0)FA<B

=

(A1<B1)

+

(

A1=B1)(A0<B0)FA=B=(A1=B1)(A0=B0)A1B1A0B01

位數(shù)值比較器1

位數(shù)值比較器A1＞B1A

=B1

1A1＜B1A0＞B0A0=B0A0＜B0G1G2&&G3&≥1≥1FA＞BFA=BFA＜BFA>B

=

(A1>B1)

+

(

A1=B1)(A0>B0)FA=B=(A1=B1)(A0=B0)FA<B

=

(A1<B1)

+

(

A1=B1)(A0<B0)兩位數(shù)值比較器邏輯圖3

集成數(shù)值比較器A1

B1A2

B2A3

B3A0

B0IA＞BIA＜BIA=BFA＜BFA=BFA＞B74LS8511621531441351261171089B3IA＜

BIA=BIA＞

BFA＞

BFa=bFa＜

bGNDVCCA3B2A2A1B1A0B074LS85的引腳圖(1.)集成數(shù)值比較器74LS85的功能74LS85是四位數(shù)值比較器，其工作原理和兩位數(shù)值比較器相同。74LS85的示意框圖L

H

L輸

入輸

出A3

B3

A2

B2

A1

B1

A0

B0

IA>B

IA<B

IA=BFA>B

FA<B

FA=BA3

>

B3

×

×

×

×

×

×H

L

LA3

<

B3

×

×

×

×

×

×A3

=

B3

A2

>

B2

×

×

×

×

×L

H

LH

L

LA3

=

B3

A2

<

B2

×

×

×

×

×A3

=

B3

A2

=

B2

A1

>

B1

×

×

×

×L

H

LH

L

LA3

=

B3

A2

=

B2

A1

<

B1

×

×

×

×A3

=

B3

A2

=

B2

A1

=

B1

A0

>

B0

×

×

×A

=B

A

=B

A

=B

A

<B

×

×

×H

L

LL

H

L3

3

2

2

1

1

0

0A3

=

B3

A2

=

B2

A1

=

B1

A0

=

B0

H

L

LA3

=

B3

A2

=

B2

A1

=

B1

A0

=

B0

L

H

LH

L

LL

H

LA3

=

B3

A2

=

B2

A1

=

B1

A0

=

B0

×

×

HA3

=

B3

A2

=

B2

A1

=

B1

A0

=

B0

H

H

LA3

=

B3

A2

=

B2

A1

=

B1

A0

=

B0

L

L

LL

L

HL

L

LH

H

L4位數(shù)值比較器74LS85的功能表用兩片74LS85組成8位數(shù)值比較器（串聯(lián)擴(kuò)展方式）。2.

集成數(shù)值比較器的位數(shù)擴(kuò)展輸入: A=A7

A6A5A4A3

A2A1A0

B=B7B6B5B4B3

B2B1B0輸出:F

A>BF

A<B

F

A=B輸出A0

B0A3

B3A1

B1A2

B2A3

B3A0

B0

IA＞BIA＜BIA=BFA＜BFA=BFA＞BA1

B1

A2

B2低位片C0A0

B0IA＞BIA＜BIA=BFA＜BFA=BFA＞B高位C片1010FA＜BFA=BFA＞BB3A3~B0A0

B7A7~B4A4A1

B1

A2

B2

A3

B3

A4

B4

A5

B5

A6

B6

A7

B7用兩片74LS85組成16位數(shù)值比較器（串聯(lián)擴(kuò)展方式）。A0

B0A1

B1A2

B2A3

B3A4

B4

A5

B5

A6

B6

A7

B7A0

B0

A1

B1

A2

B2

A3

B3A0

B0

A1

B1

Ia＞bIA＜BIA=B

FA=BFA

＜

FA

＞A2

B2

A3

B3C0IA

IAIA=B

FA=BFA

＜

FA

＞＜B

C1FA=B

FA

＜

FA

＞＞B高位片輸出B3A3~B0A0B7A7~B4A4B11A11~B8A8B15A15~B12A12001A0

B0A1

B1

A2

B2

A3

B3A4

B4

A5

B5

A6

B6

A7

B7A3

B3A0

B0

A1

B1

A2

B2

Ia＞bIA＜BIA=B

FA=BFA

＜

FA

＞低位C片0A0

B0

A1

B1

Ia＞bIA＜BIA=B

FA=BFA

＜

FA

＞A2

B2

A3

B3C1FA=B

FA

＜FA

＞采用串聯(lián)擴(kuò)展方式數(shù)值比較器用74HC85組成16位數(shù)值比較器的并聯(lián)擴(kuò)展方式。IA＞BIA＜B

IA=BFA

＜

FA

＞B3

A3

B2

A2

B1

A1

B0

A0C3B15

A15

B12

A12B8

A8B0

A0IA＜BIA=BIA＞BFA

＜FA

＞C2B3

A3

B2

A2

B1

A1B4

A4B0

A0IA＞BIA＜B

IA=BFA

＜

FA

＞B3

A3

B2

A2

B1

A1

B0

A0C1B0

A0IA＞BIA＜B

IA=BFA

＜FA

＞C0B3

A3

B2

A2

B1

A1B3

A3

B2

A2

B1

A1

B0

A0001001001001001FA

＜

FA

＞FA=BC4IA＞BIA＜B

IA=BB3A3~B0A0B7A7~B4A4B11A11~B8A8B15A15~B12A12輸出4.4.5

算術(shù)運(yùn)算電路ABSCHAFAAiBi

Ci-1CiSi半加器全加器1、半加器和全加器兩個4位二進(jìn)制數(shù)相加:@在兩個1位二進(jìn)制數(shù)相加時，不考慮低位來的進(jìn)位的相加---半加@在兩個二進(jìn)制數(shù)相加時，考慮低位進(jìn)位的相加---全加加法器分為半加器和全加器兩種。（1）

1位半加器（Half

Adder）不考慮低位進(jìn)位，將兩個1位二進(jìn)制數(shù)A、B相加的器件。半加器的真值表邏輯表達(dá)式1001111010100BA半加器的AB&C=AB0=1

真值S

=表A

ˉ

BS

C0

0S

=

AB+AB

C

=

AB如用與非門實現(xiàn)最少要幾個門?邏輯圖（2） 全加器（FullAdder）全加器真值表全加器能進(jìn)行加數(shù)、被加數(shù)和低位來的進(jìn)位信號相加，并根據(jù)求和結(jié)果給出該位的進(jìn)位信號。01011010SiAiCi-1Bi00100111CiAiCi-1BiAiBiCi-1SiCi0000000110010100110110010101011100111111你能用74151\74138設(shè)計全加器嗎?用這兩種器件組成邏輯函數(shù)產(chǎn)生電路,有什么不同?SABCiA

ˉ

BiA

ˉ

B

ˉ

C(

A

ˉ

B)Ci≥1

CoS

SABCO

COABSCOCiSCI

CO于是可得全加器的邏輯表達(dá)式為S

=

ABCi

+

ABCi

+

ABCi

+

ABCi=

A

ˉ

B

ˉ

CiCo

=

AB

+

ABCi+

ABCi=

AB

+

(

A

ˉ

B)Ci加法器的應(yīng)用全加器真值表ABCSC0000000110010100110110010101011100111111ABC有奇數(shù)個1時S為1；ABC有偶數(shù)個1和全為0時S為0。-----用全加器組成三位二進(jìn)制代碼奇偶校驗器用全加器組成八位二進(jìn)制代碼

奇偶校驗器，電路應(yīng)如何連接？如何用1位全加器實現(xiàn)兩個四位二進(jìn)制數(shù)相加？A3

A2

A1

A0

+

B3

B2

B1

B0

=?（1）串行進(jìn)位加法器2、多位數(shù)加法器A0

B0A1

B1A2

B2A3

B3S0

S1

S2

S3低位的進(jìn)位信號送給鄰近高位作為輸入信號，采用串行進(jìn)位加法器運(yùn)算速度不高。C3C0C1C2FA0FA1FA2FA30定義兩個中間變量Gi和Pi

：（2）超前進(jìn)位加法器提高運(yùn)算速度的基本思想：設(shè)計進(jìn)位信號產(chǎn)生電路，在輸入每位的加數(shù)和被加數(shù)時，同時獲得該位全加的進(jìn)位信號，而無需等待最低位的進(jìn)位信號。定義第i

位的進(jìn)位信號（Ci

）：Ci

=

Ai

Bi

+

(

Ai

ˉ

Bi

)C

i

-1Ci=

Gi＋Pi

Ci-1Gi=

AiBipi

=

(

Ai

ˉ

Bi

)Si

=

Ai

ˉ

Bi

ˉ

Ci

-14位全加器進(jìn)位信號的產(chǎn)生：C0=

G0+P0

C-1C1=

G1+P1

C0C1

=

G1+P1

G0+

P1P0

C-1C2=

G2+P2

C1C2

=

G2+P2

G1+

P2

P1

G0+

P2P1

P0C-1C3=

G3+P3

C2

=

G3+P3

（G2+

P2

C1

)=G3+P3

G2+P3P2

C1=G3+P3

G2+P3P2

(G1+