第七章中規(guī)模通用集成電路及其應用

第七章中規(guī)模通用集成電路及其應用1第一頁，共一百一十三頁，編輯于2023年，星期四集成電路由SSI發(fā)展到MSI、LSI和VLSI，使單個芯片容納的邏輯功能越來越強。在SSI中僅是基本器件(如邏輯門或觸發(fā)器)的集成在MSI中是邏輯部件(如譯碼器、寄存器等)的集成在LSI和VLSI中則是一個數(shù)字子系統(tǒng)或整個數(shù)字系統(tǒng)(如微處理器)的集成

采用中、大規(guī)模集成電路組成數(shù)字系統(tǒng)具有體積小、功耗低、可靠性高等優(yōu)點，且易于設計、調試和維護。2第二頁，共一百一十三頁，編輯于2023年，星期四本章知識要點：

●熟悉常用中規(guī)模通用集成電路的邏輯符號、基本

邏輯功能、外部特性和使用方法；●用常用中規(guī)模通用集成電路作為基本部件，恰當

地、靈活地、充分地利用它們完成各種邏輯電路

的設計，有效地實現(xiàn)各種邏輯功能。3第三頁，共一百一十三頁，編輯于2023年，星期四7.1常用中規(guī)模組合邏輯電路

使用最廣泛的中規(guī)模組合邏輯集成電路有二進制并行加法器、譯碼器、編碼器、多路選擇器和多路分配器等。一、定義

二進制并行加法器：是一種能并行產生兩個二進制數(shù)算術和的組合邏輯部件。

7.1.1二進制并行加法器

按其進位方式的不同，可分為串行進位二進制并行加法器和超前進位二進制并行加法器兩種類型。

二、類型及典型產品

4第四頁，共一百一十三頁，編輯于2023年，星期四1．串行進位二進制并行加法器：

由全加器級聯(lián)構成，高位的進位輸出依賴于低位的進位輸入。典型芯片有四位二進制并行加法器T692。FA3

FA2

FA1

F4

F3

F2

F1

C1

C2

C3

FC4

FA4

C0

B1

A1

B2

A2

B3

A3

B4

A4

T692的結構框圖5第五頁，共一百一十三頁，編輯于2023年，星期四

串行進位二進制并行加法器的特點：

被加數(shù)和加數(shù)的各位能同時并行到達各位的輸入端，各位全加器的進位輸入按照由低位向高位逐級串行傳遞，各進位形成一個進位鏈。最高位必須等到各低位全部相加完成，并送來進位信號之后才能產生運算結果。

串行進位二進制并行加法器的缺點：運算速度較慢，而且位數(shù)越多，速度就越低。6第六頁，共一百一十三頁，編輯于2023年，星期四

如何提高加法器的運算速度?

必須設法減小或去除由于進位信號逐級傳送所花費的時間，使各位的進位直接由加數(shù)和被加數(shù)來決定，而不需依賴低位進位。根據(jù)這一思想設計的加法器稱為超前進位(又稱先行進位)二進制并行加法器。

7第七頁，共一百一十三頁，編輯于2023年，星期四四位二進制并行加法器的構成思想如下：

2．超前進位二進制并行加法器：

根據(jù)輸入信號同時形成各位向高位的進位，然后同時產生各位的和。通常又稱為先行進位二進制并行加法器或者并行進位二進制并行加法器。典型芯片有四位二進制并行加法器74283。

由全加器的結構可知，第i位全加器的進位輸出函數(shù)表達式為

8第八頁，共一百一十三頁，編輯于2023年，星期四當i=1、2、3、4時，可得到4位并行加法器各位的進位輸出函數(shù)表達式為：令（進位傳遞函數(shù)）（進位產生函數(shù)）則有

由于C1～C4是Pi、Gi和C0的函數(shù)，即Ci=f(Pi,Gi,C0),而Pi、Gi又是Ai、Bi的函數(shù)，所以，在提供輸入Ai、Bi和C0之后，可以同時產生C1～C4。通常將根據(jù)Pi、Gi和C0形成C1～C4的邏輯電路稱為先行進位發(fā)生器。9第九頁，共一百一十三頁，編輯于2023年，星期四三、四位二進制并行加法器的外部特性和邏輯符號

圖中，A4、A3、A2、A1

-------二進制被加數(shù)；

B4、B3、B2、B1

-------二進制加數(shù)；

F4、F3、F2、F1

------相加產生的和數(shù)；

C0

--------------------來自低位的進位輸入；FC4

-------------------向高位的進位輸出。

10第十頁，共一百一十三頁，編輯于2023年，星期四

二進制并行加法器除實現(xiàn)二進制加法運算外，還可實現(xiàn)代碼轉換、二進制減法運算、二進制乘法運算、十進制加法運算等功能。四、應用舉例

11第十一頁，共一百一十三頁，編輯于2023年，星期四

例1用4位二進制并行加法器設計一個將8421碼轉換成余3碼的代碼轉換電路。

解根據(jù)余3碼的定義可知，余3碼是由8421碼加3后形成的代碼。所以，用4位二進制并行加法器實現(xiàn)8421碼到余3碼的轉換，只需從4位二進制并行加法器的輸入端A4、A3、A2和A1輸入8421碼，而從輸入端B4、B3、B2和B1輸入二進制數(shù)0011，進位輸入端C0接上“0”，便可從輸出端F4、F3、F2和F1得到與輸入8421碼對應的余3碼。12第十二頁，共一百一十三頁，編輯于2023年，星期四實現(xiàn)給定功能的邏輯電路圖如下圖所示。13第十三頁，共一百一十三頁，編輯于2023年，星期四例2用4位二進制并行加法器設計一個4位二進制并行加法/減法器。

解分析：根據(jù)問題要求，設減法采用補碼運算，并令A=a4a3a2a1-----為被加數(shù)(或被減數(shù))；B=b4b3b2b1-----為加數(shù)(或減數(shù))；S=s4s3s2s1-----為和數(shù)(或差數(shù))；

M----------為功能選擇變量.當M=0時，執(zhí)行A+B；

當M=1時，執(zhí)行A-B。

由運算法則可歸納出電路功能為：當M=0時，執(zhí)行a4a3a2a1+b4b3b2b1+0(A+B)當M=1時，執(zhí)行a4a3a2a1++1(A-B)14第十四頁，共一百一十三頁，編輯于2023年，星期四

可用一片4位二進制并行加法器和4個異或門實現(xiàn)上述邏輯功能。

具體實現(xiàn)：將4位二進制數(shù)a4a3a2a1直接加到并行加法器的A4A3A2A1輸入端，4位二進制數(shù)b4b3b2b1分別和M異或后加到并行加法器的B4B3B2B1輸入端。并將M同時加到并行加法器的C0

端。

M=0:Ai=ai,Bi=bi,C0=0實現(xiàn)a4a3a2a1+b4b3b2b1+0(即A+B)；M=1:Ai=ai,Bi=,C0=1，實現(xiàn)a4a3a2a1++1（即A-B）。15第十五頁，共一百一十三頁，編輯于2023年，星期四實現(xiàn)給定功能的邏輯電路圖如下：

16第十六頁，共一百一十三頁，編輯于2023年，星期四

例3用一個4位二進制并行加法器和六個與門設計一個乘法器，實現(xiàn)A×B,其中A=a3a2a1,B=b2b1。

解根據(jù)乘數(shù)和被乘數(shù)的取值范圍，可知乘積范圍處在0～21之間。故該電路應有5個輸出，設輸出用Z5Z4Z3Z2Z1表示，兩數(shù)相乘求積的過程如下：被乘數(shù)a3a2a1

×)乘數(shù)b2b1

a3b1a2b1a1b1

+)a3b2a2b2a1b2

乘積Z5Z4Z3Z2Z117第十七頁，共一百一十三頁，編輯于2023年，星期四

因為：

“積”項aibj可用兩輸入與門實現(xiàn)。對部分積求和可用并行加法器實現(xiàn)。所以：該乘法運算電路可由6個兩輸入與門和1個4位二進制并行加法器構成。邏輯電路圖如右圖所示。

b1b2F4F3F2F1FC4T693C0

A4A3A2A1B4B3B2B1＆＆＆＆＆＆a3a2a1a3a2a100Z5Z4Z3Z2Z118第十八頁，共一百一十三頁，編輯于2023年，星期四

例4用4位二進制并行加法器設計一個用余3碼表示的1位十進制數(shù)加法器。

解根據(jù)余3碼的特點，兩個余3碼表示的十進制數(shù)相加時，需要對相加結果進行修正：若相加結果無進位產生，則“和”需要減3；若相加結果有進位產生，則“和”需要加3。

據(jù)此，可用兩片4位二進制并行加法器和一個反相器實現(xiàn)給定功能，邏輯電路如右圖所示。圖中，片Ⅰ用來對兩個1位十進制數(shù)的余3碼進行相加，片Ⅱ用來對相加結果進行修正。19第十九頁，共一百一十三頁，編輯于2023年，星期四7.1.2譯碼器和編碼器

譯碼器的功能是對具有特定含義的輸入代碼進行“翻譯”，將其轉換成相應的輸出信號。

譯碼器(Decoder)和編碼器(Encoder)是數(shù)字系統(tǒng)中廣泛使用的多輸入多輸出組合邏輯部件。

一、譯碼器

譯碼器的種類很多，常見的有二進制譯碼器、二-十進制譯碼器和數(shù)字顯示譯碼器。

20第二十頁，共一百一十三頁，編輯于2023年，星期四1．二進制譯碼器

▲

二進制譯碼器一般具有n個輸入端、2n個輸出端和一個(或多個)使能輸入端；

二進制譯碼器：能將n個輸入變量變換成2n個輸出函數(shù)，且輸出函數(shù)與輸入變量構成的最小項具有對應關系的一種多輸出組合邏輯電路。

（1）特點：▲

使能輸入端為有效電平時，對應每一組輸入代碼，僅一個輸出端為有效電平，其余輸出端為無效電平?！?/p>

有效電平可以是高電平(稱為高電平譯碼)，也可以是低電平(稱為低電平譯碼)。21第二十一頁，共一百一十三頁，編輯于2023年，星期四

常見的MSI二進制譯碼器有2-4線(2輸入4輸出)譯碼器、3-8線(3輸入8輸出)譯碼器和4-16線(4輸入16輸出)譯碼器等。圖(a)、(b)所示分別是74138型3-8線譯碼器的管腳排列圖和邏輯符號。（2）典型芯片

圖中，A2、A1、A0---輸入端；---輸出端；---使能端。22第二十二頁，共一百一十三頁，編輯于2023年，星期四74138譯碼器真值表01111111

10111111

11011111

11101111

11110111

11111011

11111101

11111110

11111111

11111111

1000010001

10010

10011

10100

10101

10110

10111

0dddd

d1ddd輸出

輸入

S1A2A1A0

可見，當時，無論A2、A1和A0取何值，輸出

┅中有且僅有一個為0(低電平有效)，其余都是1。23第二十三頁，共一百一十三頁，編輯于2023年，星期四2．二-十進制譯碼器

功能：將4位BCD碼的10組代碼翻譯成10個十進制數(shù)字符號對應的輸出信號。

例如，常用芯片7442是一個將8421碼轉換成十進制數(shù)字的譯碼器，芯片引腳圖和邏輯符號如下。

該譯碼器的輸出為低電平有效。其次，對于8421碼中不允許出現(xiàn)的6個非法碼(1010～1111)，譯碼器輸出端～均無低電平信號產生，即譯碼器對這6個非法碼拒絕翻譯。

24第二十四頁，共一百一十三頁，編輯于2023年，星期四

功能:數(shù)字顯示譯碼器是驅動顯示器件(如熒光數(shù)碼管、液晶數(shù)碼管等)的核心部件，它可以將輸入代碼轉換成相應數(shù)字，并在數(shù)碼管上顯示出來。

3．數(shù)字顯示譯碼器

常用的數(shù)字顯示譯碼器：七段數(shù)字顯示譯碼器和八段數(shù)字顯示譯碼器。例如，中規(guī)模集成電路74LS47，是一種常用的七段顯示譯碼器，該電路的輸出為低電平有效，即輸出為0時，對應字段點亮；輸出為1時對應字段熄滅。該譯碼器能夠驅動七段顯示器顯示0～15共16個數(shù)字的字形。輸入A3、A2、A1和A0接收4位二進制碼，輸出Qa、Qb、Qc、Qd、Qe、Qf和Qg分別驅動七段顯示器的a、b、c、d、e、f和g段。

(教材中給出的74LS48的輸出為高電平有效。)25第二十五頁，共一百一十三頁，編輯于2023年，星期四

七段譯碼顯示原理圖如圖(a)所示，圖(b)給出了七段顯示筆畫與0～15共16個數(shù)字的對應關系。

26第二十六頁，共一百一十三頁，編輯于2023年，星期四

譯碼器在數(shù)字系統(tǒng)中的典型用途：實現(xiàn)存儲器的地址譯碼、控制器中的指令譯碼、代碼翻譯、顯示譯碼等，還可實現(xiàn)各種組合邏輯功能。例1

用譯碼器74138和適當?shù)呐c非門實現(xiàn)全減器的功能。

全減器：能實現(xiàn)對被減數(shù)、減數(shù)及來自相鄰低位的借位進行減法運算，產生本位差及向高位借位的邏輯電路。

解令：被減數(shù)用Ai表示、減數(shù)用Bi表示、來自低位的借位用Gi-1表示、差用Di表示、向相鄰高位的借位用Gi表示?？驁D：

4．應用舉例

差Di向高位借位Gi全減器被減數(shù)Ai減數(shù)Bi低位借位Gi-127第二十七頁，共一百一十三頁，編輯于2023年，星期四全減器真值表10

00

00

11

100

101

110

111

00

11

11

01

000

001

010

011

輸出

DiGi

輸入

AiBiGi-1

輸出

DiGi

輸入

AiBiGi-1

由真值表可寫出差數(shù)Di和借位Gi的邏輯表達式為：根據(jù)全減器的功能，可得到全減器的真值表如下表所示。

28第二十八頁，共一百一十三頁，編輯于2023年，星期四全減器的輸入變量AiBiGi-1依次與譯碼器的輸入A2、A1、A0相連接，譯碼器使能輸入端接固定工作電平，可在譯碼器輸出端得到輸入變量的最小項之“非”。根據(jù)全減器的輸出函數(shù)表達式，將相應最小項的“非”送至與非門輸入端，便可實現(xiàn)全減器的功能。29第二十九頁，共一百一十三頁，編輯于2023年，星期四

例2

用譯碼器和與非門實現(xiàn)邏輯函數(shù)

F(A,B,C,D)=∑m(2,4,6,8,10,12,14)

解給定的邏輯函數(shù)有4個邏輯變量，顯然可采用上例類似的方法用一個4-16線的譯碼器和與非門實現(xiàn)。

能否用3-8譯碼器實現(xiàn)呢？

能！只要充分利用譯碼器的使能輸入端，便可用3-8線譯碼器實現(xiàn)4變量邏輯函數(shù)。

方法：用譯碼器的一個使能端作為變量輸入端，將兩個3-8線譯碼器擴展成4-16線譯碼器。具體如下：

（1）將給定函數(shù)變換為：30第三十頁，共一百一十三頁，編輯于2023年，星期四

（2）將邏輯變量B、C、D分別接至片Ⅰ和片Ⅱ的輸入端A2、A1、A0，邏輯變量A接至片Ⅰ的使能端和片Ⅱ的使能端S1。邏輯電路圖如下圖所示。31第三十一頁，共一百一十三頁，編輯于2023年，星期四

類型：編碼器按照被編信號的不同特點和要求，有各種不同的類型，最常見的有二-十進制編碼器(又稱十進制-BCD碼編碼器)和優(yōu)先編碼器。功能：編碼器的功能恰好與譯碼器相反，是對輸入信號按一定規(guī)律進行編排，使每組輸出代碼具有其特定的含義。二、編碼器

1．二-十進制編碼器

(1)功能：將十進制數(shù)字0～9分別編碼成4位BCD碼。32第三十二頁，共一百一十三頁，編輯于2023年，星期四這種編碼器由10個輸入端代表10個不同數(shù)字，4個輸出端代表相應BCD代碼。結構框圖如下：

(2)結構框圖二十進制編碼器09BCD碼

……

注意：二-十進制編碼器的輸入信號是互斥的，即任何時候只允許一個輸入端為有效信號。最常見的有8421碼編碼器，例如，按鍵式8421碼編碼器（詳見教材中有關內容）。33第三十三頁，共一百一十三頁，編輯于2023年，星期四2．優(yōu)先編碼器(1)功能：識別輸入信號的優(yōu)先級別，選中優(yōu)先級別最高的一個進行編碼，實現(xiàn)優(yōu)先權管理。優(yōu)先編碼器是數(shù)字系統(tǒng)中實現(xiàn)優(yōu)先權管理的一個重要邏輯部件。它與上述二-十進制編碼器的最大區(qū)別是，優(yōu)先編碼器的各個輸入不是互斥的，它允許多個輸入端同時為有效信號。優(yōu)先編碼器的每個輸入具有不同的優(yōu)先級別，當多個輸入信號有效時，它能識別輸入信號的優(yōu)先級別，并對其中優(yōu)先級別最高的一個進行編碼，產生相應的輸出代碼。(2)典型芯片：MSI優(yōu)先編碼器74LS148。34第三十四頁，共一百一十三頁，編輯于2023年，星期四

圖中，I0～I7為8個輸入端，QA、QB和QC為3位二進制碼輸出，因此，稱它為8-3線優(yōu)先編碼器，

圖(a)、(b)所示為常見MSI優(yōu)先編碼器74LS148的管腳排列圖和邏輯符號。外部特性：●輸入I0～I7和輸出QA、QB、QC的有效工作電平均為低電平。

●在I0～I7輸入端中，下角標號碼越大的優(yōu)先級越高。

35第三十五頁，共一百一十三頁，編輯于2023年，星期四●IS為工作狀態(tài)選擇端(或稱允許輸入端)，當IS=0時，編碼器工作，反之不進行編碼工作；OS為允許輸出端，當允許編碼(即IS=0)而無信號輸入時，OS為0。OEX為編碼群輸出端，允許編碼且有信號輸入(即I0～I7中至少有一個為0)時，OEX才為0。36第三十六頁，共一百一十三頁，編輯于2023年，星期四74LS148真值表11111

11110

00001

00101

01001

01101

10001

10101

11001

11101

1dddddddd

011111111

0ddddddd0

0dddddd01

0ddddd011

0dddd0111

0ddd01111

0dd011111

0d0111111

001111111輸出

QCQBQAOEX

OS

輸入

ISI0I1I2I3I4I5I6I7

37第三十七頁，共一百一十三頁，編輯于2023年，星期四

解

設：IZ15～IZ0-------為16個不同的中斷請求信號，下

標碼越大，優(yōu)先級別越高；QZDQZCQZBQZA------為中斷請求信號的編碼輸出，

輸入和輸出均為低電平有效；

IZS-------------為允許輸入端；OZS------------為允許輸出端；OZEX-------------為編碼群輸出端。

例

用優(yōu)先編碼器74LS148設計一個能裁決16級不同中斷請求的中斷優(yōu)先編碼器。3．應用舉例

38第三十八頁，共一百一十三頁，編輯于2023年，星期四圖中，中斷優(yōu)先編碼器的允許輸入端IZS接片Ⅱ的IS端。IZS為0時，片Ⅱ處于工作狀態(tài)。

若IZ15～IZ8中有中斷請求信號，則輸出OS為1，OEX為0，OS接到片Ⅰ的IS端，使片Ⅰ不工作，其輸出均為1，實現(xiàn)對IZ15～IZ8中優(yōu)先級最高中斷請求信號進行編碼；

若IZ15～IZ8中無中斷請求信號，則片Ⅱ的OEX(即QZD)及QC、QB、QA均為1，OS為0，使片Ⅰ的IS為0，片Ⅰ處于工作狀態(tài)，實現(xiàn)對IZ7～IZ0中優(yōu)先級最高中斷請求信號編碼。39第三十九頁，共一百一十三頁，編輯于2023年，星期四7.1.3多路選擇器和多路分配器

多路選擇器和多路分配器基本功能:完成對多路數(shù)據(jù)的選擇與分配、在公共傳輸線上實現(xiàn)多路數(shù)據(jù)的分時傳送。完成數(shù)據(jù)的并串轉換、序列信號產生等多種邏輯功能以及實現(xiàn)各種邏輯函數(shù)功能。

多路選擇器(Multiplexer)又稱數(shù)據(jù)選擇器或多路開關，常用MUX表示。它是一種多路輸入、單路輸出的組合邏輯電路。一、多路選擇器

40第四十頁，共一百一十三頁，編輯于2023年，星期四1．邏輯特性

(1)邏輯功能：從多路輸入中選中某一路送至輸出端，輸出對輸入的選擇受選擇控制量控制。通常，一個具有2n路輸入和一路輸出的多路選擇器有n個選擇控制變量，控制變量的每種取值組合對應選中一路輸入送至輸出。

(2)構成思想

多路選擇器的構成思想相當于一個單刀多擲開關，即…輸入

輸出

41第四十一頁，共一百一十三頁，編輯于2023年，星期四2．典型芯片

常見的MSI多路選擇器有4路選擇器、8路選擇器和16路選擇器。(1)四路數(shù)據(jù)選擇器74153

圖(a)、(b)是型號為74153的雙4路選擇器的管腳排列圖和邏輯符號。該芯片中有兩個4路選擇器。其中，D0～D3為數(shù)據(jù)輸入端；A1、A0為選擇控制端；Y為輸出端；G為使能端。

42第四十二頁，共一百一十三頁，編輯于2023年，星期四(2)四路數(shù)據(jù)選擇器74153的功能表74153的功能表

D0

D1

D2

D3

D0ddd

dD1dd

ddD2d

dddD3

00

01

10

11輸出

Y數(shù)據(jù)輸入

D0D1D2D3

選擇控制輸入

A1A０

(3)74153的輸出函數(shù)表達式

式中，mi為選擇變量A1、A0組成的最小項，Di為i端的輸入數(shù)據(jù)，取值等于0或1。43第四十三頁，共一百一十三頁，編輯于2023年，星期四

類似地，可以寫出2n路選擇器的輸出表達式為

式中，mi為選擇控制變量An-1，An-2，…，A1，A0組成的最小項；Di為2n路輸入中的第i路數(shù)據(jù)輸入，取值0或1。3．應用舉例

多路選擇器除完成對多路數(shù)據(jù)進行選擇的基本功能外，在邏輯設計中主要用來實現(xiàn)各種邏輯函數(shù)功能。44第四十四頁，共一百一十三頁，編輯于2023年，星期四(1)用具有n個選擇變量的多路選擇器實現(xiàn)n個變量函數(shù)

例1用多路選擇器實現(xiàn)以下邏輯函數(shù)的功能：F(A,B,C)=∑m(2,3,5,6)

解由于給定函數(shù)為一個三變量函數(shù)故可采用8路數(shù)據(jù)選擇器實現(xiàn)其功能，假定采用8路數(shù)據(jù)選擇器74152實現(xiàn)。

方案：將變量A、B、C依次作為8路數(shù)據(jù)選擇器的選擇變量，令8路數(shù)據(jù)選擇器的D0=D1=D4=D7=0，而D2=D3=D5=D6=1即可。45第四十五頁，共一百一十三頁，編輯于2023年，星期四用8路選擇器實現(xiàn)給定函數(shù)的邏輯電路圖，如下圖所示。

上述方案給出了用具有n個選擇控制變量的多路選擇器實現(xiàn)n個變量函數(shù)的一般方法。該方法可通過比較8路數(shù)據(jù)選擇器的輸出表達式和給定函數(shù)表達式得到驗證。46第四十六頁，共一百一十三頁，編輯于2023年，星期四邏輯函數(shù)F的表達式為:比較上述兩個表達式可知：要使W=F，只需令A2=A,A1=B,A0=C且D0=D1=D4=D7=0，而D2=D3=D5=D6=1即可。八路數(shù)據(jù)選擇器的輸出函數(shù)表達式為：47第四十七頁，共一百一十三頁，編輯于2023年，星期四(2)用具有n個選擇控制變量的多路選擇器實現(xiàn)n+1個變量的函數(shù)

一般方法：從函數(shù)的n+1個變量中任選n個作為MUX的選擇控制變量，并根據(jù)所選定的選擇控制變量將函數(shù)變換成

的形式，以確定各數(shù)據(jù)輸入Di。假定剩余變量為X，則Di的取值只可能是0、1、X或X四者之一。48第四十八頁，共一百一十三頁，編輯于2023年，星期四

例2

假定采用4路數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)F(A,B,C)=∑m(2,3,5,6)

解首先從函數(shù)的3個變量中任選2個作為選擇控制變量，然后再確定選擇器的數(shù)據(jù)輸入。假定選A、B與選擇控制端A1、A0相連，則可將函數(shù)F的表達式表示成如下形式：49第四十九頁，共一百一十三頁，編輯于2023年，星期四

顯然，要使4路選擇器的輸出W與函數(shù)F相等，只需、、、。據(jù)此，可作出用4路選擇器74153實現(xiàn)給定函數(shù)功能的邏輯電路圖。據(jù)此，可作出實現(xiàn)給定函數(shù)功能的邏輯電路如下圖所示。選擇控制變量不同，將使數(shù)據(jù)輸入不同。假設選用AC與控制端相連，邏輯電路將會如何？50第五十頁，共一百一十三頁，編輯于2023年，星期四當函數(shù)的變量數(shù)比MUX的選擇控制變量數(shù)多兩個以上時，一般需要加適當?shù)倪壿嬮T輔助實現(xiàn)。在確定各數(shù)據(jù)輸入時，通常借助卡諾圖。

(3)用具有n個選擇控制變量的多路選擇器實現(xiàn)n+1個以上變量的函數(shù)

例3

用4路選擇器實現(xiàn)4變量邏輯函數(shù)

F(A,B,C,D)=∑m(1,2,4,9,10,11,12,14,15)的邏輯功能。

解用4路選擇器實現(xiàn)該函數(shù)時，應從函數(shù)的4個變量中選出2個作為MUX的選擇控制變量。原則上講，這種選擇是任意的，但選擇合適時可使設計簡化。51第五十一頁，共一百一十三頁，編輯于2023年，星期四①選用變量A和B作為選擇控制變量

假定選用變量A和B作為選擇控制變量，首先作出函數(shù)的卡諾圖如圖(a)所示。

圖中，A、B兩個選擇變量按其組合將原卡諾圖劃分為4個2變量子卡諾圖（對應變量C和D，如圖中虛線所示）。各子卡諾圖所示的函數(shù)就是與其選擇控制變量對應的數(shù)據(jù)輸入函數(shù)Di。求數(shù)據(jù)輸入函數(shù)Di時，函數(shù)化簡可以在子卡諾圖中進行。52第五十二頁，共一百一十三頁，編輯于2023年，星期四

注意：由于一個數(shù)據(jù)輸入對應選擇控制變量的一種取值組合，因此，化簡只能在相應的子卡諾圖內進行，即不能越過圖中虛線。分別化簡圖(a)中的每個子卡諾圖中的1方格，見圖中實線圈(標注這些圈對應的“與”項時應去掉選擇控制變量)，即可得到各數(shù)據(jù)輸入函數(shù)Di分別為53第五十三頁，共一百一十三頁，編輯于2023年，星期四據(jù)此，可得到實現(xiàn)給定函數(shù)的邏輯電路圖如圖(b)所示。除4路選擇器外，附加了4個邏輯門。如果選用變量B和C作為選擇控制變量，則各數(shù)據(jù)輸入函數(shù)對應的子卡諾圖(對應變量A和D)如圖(c)所示?；喓?，可得到各數(shù)據(jù)輸入函數(shù)為：

②選用變量B和C作為選擇控制變量54第五十四頁，共一百一十三頁，編輯于2023年，星期四相應邏輯電路圖如圖(d)所示，只附加一個與非門。顯然，實現(xiàn)給定函數(shù)用B、C作為選擇控制變量更簡單。由上述可見，用n個選擇控制變量的MUX實現(xiàn)m個變量(m-n≥2)的函數(shù)時，MUX的數(shù)據(jù)輸入函數(shù)Di一般是2個或2個以上變量的函數(shù)。函數(shù)Di的復雜程度與選擇控制變量的確定相關，只有通過對各種方案的比較，才能從中得到最簡單而且經濟的方案。55第五十五頁，共一百一十三頁，編輯于2023年，星期四對上例，也可采用代數(shù)法：

①選用變量A和B作為選擇控制變量

56第五十六頁，共一百一十三頁，編輯于2023年，星期四

②選用變量C和D作為選擇控制變量

57第五十七頁，共一百一十三頁，編輯于2023年，星期四

解

假定選取函數(shù)變量A、B作為MUX的選擇控制變量A1、A0，可作出F1、F2的卡諾圖如圖所示。

例4

用一片T580雙4路選擇器實現(xiàn)4變量多輸出函數(shù)。函數(shù)表達式為

F1(A,B,C,D)=∑m(0,1,5,7,10,13,15)F2(A,B,C,D)=∑m(8,10,12,13,15)58第五十八頁，共一百一十三頁，編輯于2023年，星期四圖中，Di對應的子卡諾圖即為卡諾圖的各列。若令T580的1W=F1，2W=F2，則化簡后可得實現(xiàn)函數(shù)F1和F2的電路連接圖如下圖所示。

59第五十九頁，共一百一十三頁，編輯于2023年，星期四二、多路分配器

多路分配器(Demultiplexer)又稱數(shù)據(jù)分配器，常用DEMUX表示。多路分配器的結構與多路選擇器正好相反，它是一種單輸入、多輸出組合邏輯部件，由選擇控制變量決定輸入從哪一路輸出。如圖所示為4路分配器的邏輯符號。

圖中，D為數(shù)據(jù)輸入端，A1、A0為選擇控制輸入端，f0～

f3為數(shù)據(jù)輸出端。60第六十頁，共一百一十三頁，編輯于2023年，星期四四路分配器功能表D000

0D00

00D0

000D

00

01

10

11

f0f1f2f3

A1A0

由功能表可知，4路分配器的輸出表達式為式中，mi(i=0～3)是選擇控制變量的4個最小項。；；61第六十一頁，共一百一十三頁，編輯于2023年，星期四以上對幾種最常用的MSI組合邏輯電路進行了介紹，在邏輯設計時可以靈活使用這些電路實現(xiàn)各種邏輯功能。多路分配器常與多路選擇器聯(lián)用，以實現(xiàn)多通道數(shù)據(jù)分時傳送。例如，利用一根數(shù)據(jù)傳輸線分時傳送8路數(shù)據(jù)的示意圖如下圖所示。圖中，在公共選擇控制變量ABC的控制下，分時實現(xiàn)Di—fi的傳送(i=0～7)。62第六十二頁，共一百一十三頁，編輯于2023年，星期四

解

設比較的兩個3位二進制數(shù)分別為ABC和XYZ，將譯碼器和多路選擇器按圖所示進行連接，即可實現(xiàn)ABC和XYZ的等值比較。

例5

用8路選擇器和3-8線譯碼器構造一個3位二進制數(shù)等值比較器。

圖中，若ABC=XYZ，則多路選擇器的輸出F=0，否則F=1。用類似方法，采用合適的譯碼器和多路選擇器可構成多位二進制數(shù)比較器。63第六十三頁，共一百一十三頁，編輯于2023年，星期四7.2.1計數(shù)器

1．什么是計數(shù)器？廣義地說，計數(shù)器是一種能在輸入信號作用下依次通過預定狀態(tài)的時序邏輯電路。就常用的集成電路計數(shù)產品而言，可以對其定義如下：

計數(shù)器：是一種對輸入脈沖進行計數(shù)的時序邏輯電路，被計數(shù)的脈沖信號稱作“計數(shù)脈沖”。7.2常用中規(guī)模時序邏輯電路數(shù)字系統(tǒng)中最典型的時序邏輯電路是計數(shù)器和寄存器。

64第六十四頁，共一百一十三頁，編輯于2023年，星期四2．計數(shù)器的種類

計數(shù)器的種類很多，通常有不同的分類方法。(1)按其工作方式可分為同步計數(shù)器和異步計數(shù)器；

(2)按其進位制可分為二進制計數(shù)器、十進制計數(shù)器和任意進制計數(shù)器；

(3)按其功能又可分為加法計數(shù)器、減法計數(shù)器和加/減可逆計數(shù)器等。3．功能

一般具有計數(shù)、保存、清除、預置等功能。計數(shù)器在運行時，所經歷的狀態(tài)是周期性的，總是在有限個狀態(tài)中循環(huán)，通常將一次循環(huán)所包含的狀態(tài)總數(shù)稱為計數(shù)器的“?！?。

65第六十五頁，共一百一十三頁，編輯于2023年，星期四1．74193的管腳排列圖及邏輯符號

典型芯片

---四位二進制同步可逆計數(shù)器74193

74193管腳排列圖及邏輯符號分別如圖(a)、(b)所示。

66第六十六頁，共一百一十三頁，編輯于2023年，星期四2．引腳功能

67第六十七頁，共一百一十三頁，編輯于2023年，星期四3．功能表

表中，CLR為高電平，計數(shù)器清“0”；為低電平，計數(shù)器預置D、C、B、A輸入值；計數(shù)脈沖由CPU端輸入時，累加計數(shù)；計數(shù)脈沖由CPD端輸入時，累減計數(shù)。

68第六十八頁，共一百一十三頁，編輯于2023年，星期四1．構成模小于16的計數(shù)器

通過利用計數(shù)器的清除、預置等功能，可以很方便地實現(xiàn)模小于16的計數(shù)器。

例如用T4193構成模10加法計數(shù)器。

解

假設計數(shù)器的初始狀態(tài)為Q3Q2Q1Q0=0000，其狀態(tài)變化序列如下：0000→0001→0010→0011→0100

↑↓

1001←1000←0111←0110←0101

三、T4193應用舉例

T4193的模為16。在實際應用中，可根據(jù)需要用T4193構成模小于16或大于16的計數(shù)器。69第六十九頁，共一百一十三頁，編輯于2023年，星期四根據(jù)T4193的功能表，可用右圖所示邏輯電路實現(xiàn)模10加法器的功能。圖中，和CPD接邏輯1，CPU接計數(shù)脈沖CP，T4193工作在累加計數(shù)狀態(tài)。當計數(shù)器輸出由1001變?yōu)?010時，圖中與門輸出為1，該信號接至清除端Cr，使計數(shù)器狀態(tài)立即變?yōu)?000，當下一個計數(shù)脈沖到達時，再由0000→0001，繼續(xù)進行加1計數(shù)。70第七十頁，共一百一十三頁，編輯于2023年，星期四

例

用兩片T4193構成模(147)10的加法計數(shù)器。

解

設計數(shù)器狀態(tài)變化序列為(0)10～(146)10，當計數(shù)器狀態(tài)由(146)10變?yōu)?147)10（即(10010011)2）時，令其回到(0)10狀態(tài)。根據(jù)T4193的功能，可構造出模(147)10加法計數(shù)器的邏輯電路圖。2．構成模大于16的計數(shù)器

利用計數(shù)器的進位輸出或借位輸出脈沖作為計數(shù)脈沖，可將多個4位計數(shù)器進行級聯(lián)，并恰當?shù)厥褂妙A置、清除等功能，構成模大于16的任意進制計數(shù)器。71第七十一頁，共一百一十三頁，編輯于2023年，星期四模(147)10加法計數(shù)器的邏輯電路如下圖所示。

圖中，片Ⅰ和片Ⅱ的CPD端均接1，Cr端為清除控制端。計數(shù)脈沖由片Ⅰ的CPU端輸入，片Ⅰ的進位輸出脈沖經反相后作為片Ⅱ的計數(shù)脈沖。工作時先將計數(shù)器清零，然后在計數(shù)脈沖作用下開始加1計數(shù)，當計數(shù)器狀態(tài)Q7Q6Q5Q4Q3Q2Q1Q0=10010011時，產生一個高電平，將計數(shù)器清零，實現(xiàn)模147加法計數(shù)。72第七十二頁，共一百一十三頁，編輯于2023年，星期四寄存器：數(shù)字系統(tǒng)中用來存放數(shù)據(jù)或運算結果的一種常用邏輯部件。

功能：中規(guī)模集成電路寄存器除了具有接收數(shù)據(jù)、保存數(shù)據(jù)和傳送數(shù)據(jù)等基本功能外，通常還具有左、右移位，串、并輸入，串、并輸出以及預置、清零等多種功能，屬于多功能寄存器。中規(guī)模集成電路寄存器的種類很多，例如，74194型是一種常用的4位雙向移位寄存器。7.2.2寄存器

一、典型芯片

73第七十三頁，共一百一十三頁，編輯于2023年，星期四1．74194的管腳排列圖和邏輯符號

74194共有10個輸入，4個輸出。

74第七十四頁，共一百一十三頁，編輯于2023年，星期四2．引腳功能

75第七十五頁，共一百一十三頁，編輯于2023年，星期四3．功能表

從功能表可知，雙向移位寄存器在S1S0和的控制下可完成數(shù)據(jù)的并行輸入（S1S0

=11）、右移串行輸入（S1S0

=01），左移串行輸入（S1S0

=10）、保持（S1S0

=00）和清除（=0）等五種功能。

輸入輸出CPS1S0DRDLDCBAQDQCQBQA0d101↑1↑1↑1↑1↑1↑dddd110101101000dddddd1d0dd1d0ddddddddddx0x1x2x3dddddddddddddddddddd0000QDn

QCn

QBn

QAnx0x1x2x31QDn

QCn

QBn

0QDn

QCn

QBn

QCn

QBn

QAn1QDn

QCn

QBn

0QDn

QCn

QBn

QAn76第七十六頁，共一百一十三頁，編輯于2023年，星期四二、應用舉例

寄存器除完成預定功能外，在數(shù)字系統(tǒng)中還能用來構成計數(shù)器和脈沖序列發(fā)生器等。

例1

用74194四位雙向移位寄存器構成模4計數(shù)器。計數(shù)器狀態(tài)Q0Q1Q2Q3的變化序列為

解

由74194的功能表可知，要滿足計數(shù)狀態(tài)變化序列，只需將D0D1D2D3接1100，DR與Q3連接，以實現(xiàn)環(huán)形計數(shù)。1100→0110→0011→1001

77第七十七頁，共一百一十三頁，編輯于2023年，星期四該電路工作時，首先令S1S0為11，在時鐘作用下將計數(shù)器的狀態(tài)置為1100，然后使S1S0變?yōu)?1，在計數(shù)脈沖作用下，工作在循環(huán)右移方式，實現(xiàn)模4計數(shù)。其時間圖如右上圖所示。74194s1s0s0s178第七十八頁，共一百一十三頁，編輯于2023年，星期四

例2

用一片74194和適當?shù)倪壿嬮T構成產生序列10011001的序列發(fā)生器。

解序列信號發(fā)生器可由移位寄存器和反饋邏輯電路構成，其結構框圖如下圖所示。假定序列發(fā)生器產生的序列周期為p，移位寄存器的級數(shù)(觸發(fā)器個數(shù))為n，應滿足關系2n≥p。本例的p=8，故n≥3，可選擇n=3。79第七十九頁，共一百一十三頁，編輯于2023年，星期四設輸出序列Z=a7a6a5a4a3a2a1a0,下圖列出了所要產生的序列(以p=8周期重復，最右邊信號先輸出)與寄存器狀態(tài)之間的關系。圖中，數(shù)碼下面的水平線段表示移位寄存器的狀態(tài)。將a7a6a5=100作為寄存器的初始狀態(tài)，即Q2Q1Q0=100,從Q2產生輸出，由反饋電路依次形成a4a3a2a1a0a7a6a5作為右移串行輸入端DR的輸入，這樣便可在時鐘脈沖作用下，產生規(guī)定的輸出序列。80第八十頁，共一百一十三頁，編輯于2023年，星期四根據(jù)圖中序列與狀態(tài)轉移的關系，可知電路反饋信號與狀態(tài)的關系如左表所示。電路工作狀態(tài)表001

100

110

011

001

100

110

011

1

1

0

0

1

1

0

00

1

2

3

4

5

6

7Q0Q1Q2

F(DR)

CP

81第八十一頁，共一百一十三頁，編輯于2023年，星期四根據(jù)上述表達式和74194的功能表，可畫出該序列發(fā)生器的邏輯電路如右圖所示。由表可得到反饋函數(shù)F的邏輯表達式為

該電路的工作過程為：在S1S0的控制下，先置寄存器74194的初始狀態(tài)為Q2Q1Q0=100，然后令其工作在右移串行輸入方式，從Z端產生所需要的脈沖序列。74194S0S182第八十二頁，共一百一十三頁，編輯于2023年，星期四7.3.1集成定時器555及其應用

集成定時器555是一種將模擬功能與邏輯功能巧妙地結合在一起的中規(guī)模集成電路。常用的集成定時器有5G555(TTL電路)和CC7555(CMOS電路)等。下面以5G555為例說明其功能和應用。

7.3常用中規(guī)模信號產生與變換電路

信號產生與變換電路常用于產生各種寬度、幅值的脈沖信號，對信號進行變換、整形以及完成模擬信號與數(shù)字信號之間的轉換等。最常用的有555、A\D、D\A等中規(guī)模集成電路。83第八十三頁，共一百一十三頁，編輯于2023年，星期四一、5G555的電路結構與邏輯功能

1．電路結構

(1)結構圖和管腳排列圖

(2)組成集成定時器5G555由電阻分壓器、電壓比較器、基本R-S觸發(fā)器、放電三極管和輸出緩沖器五部分組成。84第八十四頁，共一百一十三頁，編輯于2023年，星期四2．5G555的邏輯功能

(1)外接控制電壓時，5G555的邏輯功能當CO端外接控制電壓時，根據(jù)各部分電路的功能，可歸納出5G555的邏輯功能如下表所示。5G555的功能表0

1

1

1d

＜UR2

＞UR2

＞UR2

導通

截止

不變

導通

放電三極管T

d

0

1

1S(C2)

OUT

R(C1)

0

1

不變

0

d

1

1

0d

＜UR1

＜UR1

＞UR1

輸出

比較器輸出

輸入85第八十五頁，共一百一十三頁，編輯于2023年，星期四

(2)不外接控制電壓時，5G555的邏輯功能當CO端不外接控制電壓時，5G555的邏輯功能如下表所示。5G555不外接控制電壓時的功能表

0

1

1

1

d

＜

＞

＞

導通

截止

不變

導通

放電三極管T

OUT

0

1

不變

0

d

＜

＜

＞

輸出

輸入

86第八十六頁，共一百一十三頁，編輯于2023年，星期四二、5G555的應用舉例

由于5G555具有電源范圍寬、定時精度高、使用方法靈活、帶負載能力強等特點，所以它在脈沖信號產生、定時與整形等方面的應用非常廣泛。

1．用5G555構成多諧振蕩器多諧振蕩器又稱矩形波發(fā)生器，它有兩個暫穩(wěn)態(tài)，電路一旦起振，兩個暫穩(wěn)態(tài)就交替變化，輸出矩形脈沖信號。87第八十七頁，共一百一十三頁，編輯于2023年，星期四

(1)電路構成及工作原理

①電路構成用5G555構成的多諧振蕩器電路及其工作波形圖如圖(a)、(b)所示。從圖(a)可知，電路由5G555外加兩個電阻和一個電容組成。5G555的D端(即放電三極管T的集電極)經R1接至電源UCC，構成一個反相器。電阻R2和電容C構成積分電路。積分電路的電容電壓uC作為電路輸入接至輸入端TH和TR。88第八十八頁，共一百一十三頁，編輯于2023年，星期四89第八十九頁，共一百一十三頁，編輯于2023年，星期四90第九十頁，共一百一十三頁，編輯于2023年，星期四91第九十一頁，共一百一十三頁，編輯于2023年，星期四矩形波振蕩頻率f的近似計算公式為矩形波的占空比Q的近似計算公式為92第九十二頁，共一百一十三頁，編輯于2023年，星期四2．用5G555構成施密特觸發(fā)器

(1)施密特觸發(fā)器施密特觸發(fā)器是一種特殊的雙穩(wěn)態(tài)時序電路，與一般的雙穩(wěn)態(tài)觸發(fā)器相比，它具有如下兩個特點：

●

施密特觸發(fā)器屬于電平觸發(fā)，對于緩慢變化的信號同樣適用。只要輸入信號電平達到相應的觸發(fā)電平，輸出信號就會發(fā)生突變，從一個穩(wěn)態(tài)翻轉到另一個穩(wěn)態(tài)，并且穩(wěn)態(tài)的維持依賴于外加觸發(fā)輸入信號。

●

對于正向和負向增長的輸入信號，電路有不同的閾值電平。這一特性稱為滯后特性或回差特性。

93第九十三頁，共一百一十三頁，編輯于2023年，星期四94第九十四頁，共一百一十三頁，編輯于2023年，星期四

(2)5G555構成的施密特觸發(fā)器

用5G555構成的施密特觸發(fā)器原理圖及其傳輸特性分別如圖(a)、(b)所示。在圖(a)中，將5G555的TH端和端連接在一起作為信號輸入端，OUT作為輸出端，便構成了一個施密特反相器。95第九十五頁，共一百一十三頁，編輯于2023年，星期四●ui從0開始逐漸升高

96第九十六頁，共一百一十三頁，編輯于2023年，星期四由以上分析可知，該電路的回差電壓為ΔUT=UT+-UT-=●ui從高于逐漸下降傳輸特性如圖(b)中的d→e→f→a。97第九十七頁，共一百一十三頁，編輯于2023年，星期四7.3.2集成D/A轉換器

數(shù)字系統(tǒng)只能處理數(shù)字信號。但在工業(yè)過程控制、智能化儀器儀表和數(shù)字通信等領域，數(shù)字系統(tǒng)處理的對象往往是模擬信號。例如，在生產過程控制中對溫度、壓力、流量等物理量進行控制時，經過傳感器獲取的電信號都是模擬信號。這些模擬信號必須變換成數(shù)字信號才能由數(shù)字系統(tǒng)加工、運算。另一方面，數(shù)字系統(tǒng)輸出的數(shù)字信號，有時又必須變換成模擬信號才能去控制執(zhí)行機構。因此，在實際應用中，必須解決模擬信號與數(shù)字信號之間的轉換問題。98第九十八頁，共一百一十三頁，編輯于2023年，星期四D/A轉換器：把數(shù)字信號轉換成模擬信號的器件稱為數(shù)/模轉換器，簡稱D/A轉換器或DAC(DigitaltoAnalogConverter)；

A/D轉換器：把模擬信號轉換成數(shù)字信號的器件稱為模/數(shù)轉換器，簡稱A/D轉換器或ADC(AnalogtoDigitalConverter)。

為了解決模擬信號與數(shù)字信號之間的轉換問題，提供了如下兩類器件：99第九十九頁，共一百一十三頁，編輯于2023年，星期四100第一百頁，共一百一十三頁，編輯于2023年，星期四圖(a)給出了一個4位D/A轉換器的示意框圖，其轉換特性曲線如圖(b)所示。

圖中，設輸出模擬量的滿刻度值為Am，則當數(shù)字量為0001，電路輸出最小模擬量。推廣到一般情況，n

位輸入的D/A轉換器所能轉換輸出的最小模擬量。101第一百零一頁，共一百一十三頁，編輯于2023年，星期四2．主要參數(shù)衡量D/A轉換器性能的主要參數(shù)有分辨率、非線性度、絕對精度和建立時間。

(1)分辨率

由于分辨率決定于數(shù)字量的位數(shù)，所以有時也用輸入數(shù)字量的位數(shù)表示，如分辨率為8位、10位等。分辨率是指最小模擬量輸出與最大模擬量輸出之比。對于一個n位D/A轉換器，其分辨率為

分辨率=102第一百零二頁，共一百一十三頁，編輯于2023年，星期四(2)非線性誤差

具有理想轉換特性的D/A轉換器，每兩個相鄰數(shù)字量對應的模擬量之差都為ALSB。在滿刻度范圍內偏離理想轉換特性的最大值，稱為非線性誤差。

(3)絕對精度

絕對精度是指在輸入端加對應滿刻度數(shù)字量時，輸出

的實際值與理想值之差。一般該值應低于。建立時間是指從送入數(shù)字信號起，到輸出模擬量達到穩(wěn)定值止所需要的時間。它反映了電路的轉