第四章 組合電路

第四章組合電路第一頁，共一百三十七頁，編輯于2023年，星期五本章的教學目標1.掌握組合電路的分析與設計；2.了解通用邏輯模塊的設計原理和內(nèi)部邏輯結構；3.掌握通用邏輯模塊及其應用；4.理解組合邏輯電路的競爭與冒險。

第二頁，共一百三十七頁，編輯于2023年，星期五第一節(jié)組合電路的分析組合電路概述組合電路的分析第三頁，共一百三十七頁，編輯于2023年，星期五

組合電路概念輸入：邏輯關系：Fi=fi(X1、X2、…、Xn)i=(1、2、…、m)

組合電路的特點電路由邏輯門構成，不含記憶元件輸出與輸入間無反饋延遲回路輸出與電路原來狀態(tài)無關輸出：X1、X2、…、XnF1、F2、…、Fm一、組合電路概述組合電路某一時刻的輸出僅與該時刻的輸入有關，而與電路前一時刻的狀態(tài)無關。第一節(jié)組合電路的分析第四頁，共一百三十七頁，編輯于2023年，星期五二、組合電路的分析任務：分析已知邏輯電路功能寫輸出函數(shù)式簡化函數(shù)式真值表描述電路功能已知組合電路公式法圖形法分析步驟第一節(jié)組合電路的分析第五頁，共一百三十七頁，編輯于2023年，星期五例1：試分析圖所示邏輯電路的功能。結論：電路為少數(shù)服從多數(shù)電路，稱表決電路。解：（1）邏輯表達式（2）列真值表ABCF00000010010001111000101111011111真值表（3）分析電路的邏輯功能多數(shù)輸入變量為1，輸出F為1；多數(shù)輸入變量為0，輸出F為0第六頁，共一百三十七頁，編輯于2023年，星期五例2：試分析圖示邏輯電路的功能。（2）列真值表解：（1）寫表達式第七頁，共一百三十七頁，編輯于2023年，星期五自然二進制碼格雷碼000100010010001100110010010001100101011101100101011101001000110010011101101011111011111011001010110110111110100111111000（2）真值表（1）表達式自然二進制碼至格雷碼的轉(zhuǎn)換電路。（3）分析功能B3B2B1B0G3G2G1G000000000第八頁，共一百三十七頁，編輯于2023年，星期五第二節(jié)全加器及數(shù)值比較器加法器數(shù)值比較組件第九頁，共一百三十七頁，編輯于2023年，星期五分為不考慮低位來的進位和考慮低位進位兩種情況半加器全加器兩個1位二進制數(shù)相加的過程第十頁，共一百三十七頁，編輯于2023年，星期五不考慮低位進位，將兩個1位二進制數(shù)A、B相加的邏輯運算

半加器的真值表邏輯表達式邏輯圖1000C011110101000SBA半加器的真值表C=AB

1.半加器（HalfAdder）一、半加器和全加器第十一頁，共一百三十七頁，編輯于2023年，星期五1110111010011100101001110100110010100000CiSiCi-1BiAi全加器真值表全加器進行加數(shù)、被加數(shù)和低位來的進位信號的相加2.全加器（FullAdder）第十二頁，共一百三十七頁，編輯于2023年，星期五邏輯圖全加器邏輯圖與實現(xiàn)電路實現(xiàn)電路第十三頁，共一百三十七頁，編輯于2023年，星期五11011001+011010011兩個二進制數(shù)相加時，也分為不考慮低位來的進位和考慮低位進位兩種情況。同時必須考慮各個位的進位兩個4位二進數(shù)制相加的過程第十四頁，共一百三十七頁，編輯于2023年，星期五3、集成多位加法器芯片

1）.串行進位加法器----采用四個1位全加器組成在電路上如何實現(xiàn)兩個四位二進制數(shù)相加？

A3A2A1A0+B3B2B1B0低位的進位信號送給鄰近高位作為輸入信號任一位的加法運算必須在低一位的運算完成之后才能進行

串行進位加法器運算速度不高。

第十五頁，共一百三十七頁，編輯于2023年，星期五加數(shù)被加數(shù)和低位進位進位

74LS283邏輯框圖

74LS283引腳圖2）.超前進位集成4位加法器74LS283第十六頁，共一百三十七頁，編輯于2023年，星期五

進位輸入是由專門的“進位邏輯門”來提供超前進位加法器使每位的進位直接由加數(shù)和被加數(shù)產(chǎn)生，而無需等待低位的進位信號3）.超前進位加法原理該門綜合所有低位的加數(shù)、被加數(shù)及最低位進位輸入第十七頁，共一百三十七頁，編輯于2023年，星期五74LS283邏輯圖第十八頁，共一百三十七頁，編輯于2023年，星期五4）.超前進位加法器74LS283的應用例1用兩片74LS283構成一個8位二進制數(shù)加法器在片內(nèi)是超前進位，而片與片之間是串行進位。第十九頁，共一百三十七頁，編輯于2023年，星期五8421碼輸入余3碼輸出1100例2用74LS283構成8421BCD碼轉(zhuǎn)換為余3碼的碼制轉(zhuǎn)換電路8421碼余3碼000000010010001101000101+0011+0011+0011CO第二十頁，共一百三十七頁，編輯于2023年，星期五補碼和反碼的關系式:N補=N反+1。反碼和補碼這里只討論數(shù)值碼，不包括符號位原碼自然二進制碼反碼將原碼中的所有0變?yōu)?，所有1變?yōu)?后的代碼。反碼與原碼的一般關系式：N反=（2n1）N原補碼N補=2nN原原碼：000101反碼：111010111111

補碼：111011例3*利用加法器完成減法運算N1原—N2原=N1原+N2補利用加法器完成減法運算：第二十一頁，共一百三十七頁，編輯于2023年，星期五b)由加補碼完成減法運算的減法器電路例用74LS283全加器將2421（A）碼轉(zhuǎn)換為8421BCD碼2421（A）碼8421BCD碼第二十二頁，共一百三十七頁，編輯于2023年，星期五解：在十進制數(shù)的0-7，兩種編碼完全相同；在8和9，2421（A）碼減0110便可得8421碼，故采用加0110的補碼來實現(xiàn)。2421碼輸入8421碼輸出00CO第二十三頁，共一百三十七頁，編輯于2023年，星期五二、數(shù)值比較器1數(shù)值比較器的邏輯功能2集成4位數(shù)值比較器74LS85集成數(shù)值比較器74LS85的功能數(shù)值比較器的位數(shù)擴展第二十四頁，共一百三十七頁，編輯于2023年，星期五1、一位數(shù)值比較器

1位比較器真值表1位數(shù)值比較器完成對兩個1位二進制數(shù)A、B進行比較真值表邏輯表達式邏輯圖1位數(shù)值比較器的邏輯圖第二十五頁，共一百三十七頁，編輯于2023年，星期五★功能：能對兩個相同位數(shù)的二進制數(shù)進行比較的器件。（一）邏輯符號：A：四位二進制數(shù)輸入（3為高位）A>B、A<B、A=B：輸出，高電平有效a>b、a<b、a=b：控制輸入端，用于低位的進位，高電平有效B：四位二進制數(shù)輸入（3為高位）2.多位數(shù)值比較器第二十六頁，共一百三十七頁，編輯于2023年，星期五輸入A（a3a2a1a0）>B(b3b2b1b0)：輸出（A>B）=1（二）邏輯功能：A（a3a2a1a0）<B(b3b2b1b0)：（A<B）=1A（a3a2a1a0）=B(b3b2b1b0)：由控制輸入決定2.多位數(shù)值比較器第二十七頁，共一百三十七頁，編輯于2023年，星期五

先從高位比起，高位不等時，即可區(qū)別數(shù)值的大小

當高位相等，再比較低位數(shù)，比較結果由低位決定3.多位數(shù)值比較器的設計原則第二十八頁，共一百三十七頁，編輯于2023年，星期五輸入輸出A3B3A2B2A1B1A0B0IA>BIA<BIA=BFA>BFA<BFA=BA3

>B3××××××HLLA3

<B3××××××LHLA3

=B3A2

>B2×××××HLLA3

=B3A2

<B2×××××LHLA3

=B3A2

=B2A1

>B1××××HLLA3

=B3A2

=B2A1

<B1××××LHLA3

=B3A2

=B2A1

=B1A0

>B0×××HLLA3

=B3A2

=B2A1

=B1A0

<B0×××LHLA3

=B3A2

=B2A1

=B1A0

=B0HLLHLLA3

=B3A2

=B2A1

=B1A0

=B0LHLLHLA3

=B3A2

=B2A1

=B1A0

=B0LLHLLH74LS85功能表第二十九頁，共一百三十七頁，編輯于2023年，星期五用兩片7485組成8位數(shù)值比較器（串聯(lián)擴展方式）低位片高位片低四位高四位輸出在位數(shù)較多或比較速度有要求時應采取并聯(lián)方式4.集成數(shù)值比較器的位數(shù)擴展（串聯(lián)方式）第三十頁，共一百三十七頁，編輯于2023年，星期五例：用比較器構成8421BCD碼表示的一位十進制數(shù)四舍五入電路。解:A3～A0：8421BCD碼B3～B0：0100（十進制數(shù)4）A＞B輸出端用于判別0105、比較器的應用第三十一頁，共一百三十七頁，編輯于2023年，星期五第三節(jié)編碼器和譯碼器編碼器譯碼器第三十二頁，共一百三十七頁，編輯于2023年，星期五一、編碼與編碼器1編碼的概念及常用編碼2基于小規(guī)模門的編碼電路設計3集成編碼器第三十三頁，共一百三十七頁，編輯于2023年，星期五編碼：把一個特定的信息用一個二進制數(shù)碼來表示，稱為編碼；存在兩類編碼編碼器：能將每一組輸入信息或數(shù)目變換為相應二進碼輸出；即能完成特定編碼功能的邏輯電路；數(shù)目的編碼信息的編碼1、編碼的概念與分類第三十四頁，共一百三十七頁，編輯于2023年，星期五幾種常用編碼二-十進制（數(shù)）編碼（BCD碼）BCD編碼表二進制（數(shù)）碼有權碼：8421碼、2421碼、5421碼、4221碼無權碼：余3碼、余3格雷碼、右移碼二進制（信息）碼典型碼：格雷碼、奇偶校驗碼、ASCII碼若需編碼的一組信息有N項，則需要的二進制數(shù)碼的位數(shù)n應滿足：第三十五頁，共一百三十七頁，編輯于2023年，星期五邏輯功能：任何一個輸入端接低電平時，三個輸出端有一組對應的二進制代碼輸出二進制編碼器：如圖：三位二進制編碼器（8線—3線編碼器）。將輸入信號編成二進制代碼的電路第三節(jié)編碼器和譯碼器任何時刻只允許一個輸入端有信號輸入第三十六頁，共一百三十七頁，編輯于2023年，星期五2、編碼器的小規(guī)模門電路實現(xiàn)非優(yōu)先編碼器與優(yōu)先編碼器非優(yōu)先編碼器：各個編碼輸入信號無優(yōu)先權；若多個編碼輸入信號同時有效，輸出可能不可預料。優(yōu)先編碼器：各個編碼輸入信號按預先設定的優(yōu)先級別，優(yōu)先編碼器只對其中優(yōu)先權最高的信號進行編碼。使輸出確定。第三十七頁，共一百三十七頁，編輯于2023年，星期五十個按鍵輸出代碼控制使能標志1）.數(shù)字鍵盤輸入8421BCD碼編碼器分析（1）邏輯圖第三十八頁，共一百三十七頁，編輯于2023年，星期五（2）功能表

輸入輸出S0S1S2S3S4S5S6S7S8S9DＣＢＡGS

111111111100000

111111111010011

111111110110001

111111101101111

111111011101101

111110111101011

111101111101001

111011111100111

110111111100101

101111111100011

011111111100001

該編碼器為輸入低電平有效第三十九頁，共一百三十七頁，編輯于2023年，星期五4輸入二進制碼輸出2）4線─2線編碼器設計I0

I1I2I3Y1Y0100000010001001010000111（2）邏輯功能表編碼器的輸入為高電平有效。（1）邏輯框圖第四十頁，共一百三十七頁，編輯于2023年，星期五1）優(yōu)先編碼器74148邏輯圖8個信號輸入端I0～I7使能輸入端(ST)3個編碼輸出端(Y2Y1Y0)編碼器工作狀態(tài)標志(Yex)輸出使能標志(Ys)3、集成電路編碼器第四十一頁，共一百三十七頁，編輯于2023年，星期五：使能輸入端；=0時，編碼=1時，禁止編碼。：輸入，低電平有效。優(yōu)先級別依次為～～～：編碼輸出端而無輸入信號時，：選通輸出端。允許編碼狀態(tài)下，：擴展輸出端。編碼狀態(tài)下（=0），若有輸入信號，=0。=0，其余情況=1。管腳定義：第四十二頁，共一百三十七頁，編輯于2023年，星期五2）優(yōu)先編碼器74148的邏輯功能表輸入輸出

STI0I1I2I3I4I5I6I7Y2Y1Y0YexYsH××××××××HHHHHLHHHHHHHHHHHHLL×××××××LLLLLHL××××××LHLLHLHL×××××LHHLHLLHL××××LHHHLHHLHL×××LHHHHHLLLHL××LHHHHHHLHLHL×LHHHHHHHHLLHLLHHHHHHHHHHLH/ST=1，電路不工作，/Ys

=/Yex

=1，

Y2Y1Y0=111/ST=0，電路工作，無有效低電平輸入，Y2Y1Y0=111，/Ys

=0，/Yex

=1；/ST=0，電路工作，輸入I0~I7分別有低電平輸入時，Y2Y1Y0為0~7的編碼輸出，/Ys=1，/Yex=0。第四十三頁，共一百三十七頁，編輯于2023年，星期五4、編碼器的應用（3）第一片工作時,編碼器輸出：0000-0111第二片工作時,編碼器輸出:1000-1111解：（1）編碼器輸入16線,用兩片8-3線編碼器，高位為第一片，低位為第二片（2）實現(xiàn)優(yōu)先編碼：高位選通輸出與低位控制端連接例：用8-3線優(yōu)先編碼器CT74LS148擴展成16線-4線編碼器。第三節(jié)譯碼器和編碼器低位高位第四十四頁，共一百三十七頁，編輯于2023年，星期五圖中將高位片選通端（Ys高）接到低位片選通輸入端(低）

①當高位片8…15輸入線中有一個為0時，則Ys(高)=1,控制著低位片，使(低)=1，則低位片被封鎖，(低)(低)(低)=111此時，編碼器的總輸出取決于高位片的輸出。例：13輸入0電平，則Y2高Y1高Y0高=010，Yex高=0，因此，總輸出為Y3Y2Y1Y0=0010分析：第四十五頁，共一百三十七頁，編輯于2023年，星期五②當高位片8….15線輸入全部高電平時，高位片不進行編碼，則Ys高=0，Yex高=1，使低位片ST低=0，低位片正常編碼。

例：4線輸入為低電平0，則低位片Y2低Y1低Y0低=011，總輸出為Y3Y2Y1Y0=1011。

第四十六頁，共一百三十七頁，編輯于2023年，星期五總輸出13輸入0電平4輸入0電平Y3=Yex高Y3=0Y3=1Y2=Y2高Y2低Y2=Y2高=0Y2=Y2低=0Y1=Y1高Y1低Y1=Y1高=1Y1=Y1低=1Y0=Y0高Y0低Y0=Y0高=0Y0=Y0低=1第四十七頁，共一百三十七頁，編輯于2023年，星期五二、譯碼與譯碼器1譯碼器的功能與設計2中規(guī)模集成譯碼器3數(shù)字顯示譯碼器第四十八頁，共一百三十七頁，編輯于2023年，星期五一、概述二進制代碼某種控制信息、符號等譯碼編碼譯碼器編碼器譯碼是編碼的逆過程，譯碼即是將輸入的某個二進制編碼翻譯成特定的信號。具有譯碼功能的邏輯電路稱為譯碼器。第四十九頁，共一百三十七頁，編輯于2023年，星期五1.譯碼器的功能描述及分類基本功能；特定功能；擴展功能譯碼規(guī)則：對應輸入的一組二進制代碼有且僅有一個輸出端為有效電平，其余輸出端為相反電平.譯碼輸入：n位二進制代碼譯碼輸出m位控制信息：m=2n二進制譯碼器第五十頁，共一百三十七頁，編輯于2023年，星期五譯碼器的基本功能譯碼器的擴展使用數(shù)字顯示譯碼器

用較低位數(shù)譯碼器實現(xiàn)任意位數(shù)譯碼

利用譯碼器實現(xiàn)任意邏輯函數(shù)

4線-2線編碼→2線－4線譯碼

8線-3線編碼→3線－8線譯碼

16線-4線編碼→4線－16線譯碼

10線-4線編碼→4線－10線譯碼

二進制譯碼器二—十進制譯碼器………多位二進制信號全譯碼部分譯碼………各類BCD碼制信號第五十一頁，共一百三十七頁，編輯于2023年，星期五輸入輸出STA1A0Y0Y1Y2Y3H××HHHHLLLLHHHLLHHLHHLHLHHLHLHHHHHL2、2線-4線二進制譯碼器電路分析功能表畫邏輯框圖？第五十二頁，共一百三十七頁，編輯于2023年，星期五二、集成譯碼器當使能輸入端ST有效時，對應每一組輸入代碼，只有其譯碼對應的一個輸出端為有效輸出，其余輸出端均為無效輸出。n個輸入端若干個使能輸入端ST2n個輸出端以二進制集成譯碼器為代表1.集成譯碼器框圖第五十三頁，共一百三十七頁，編輯于2023年，星期五2.集成譯碼器典型產(chǎn)品雙2－4線譯碼器74××139兩個完全獨立2－4線譯碼器；譯碼輸出低電平有效；1個低電平有效使能端；封裝：DIP16；二、集成譯碼器第五十四頁，共一百三十七頁，編輯于2023年，星期五2.集成譯碼器典型產(chǎn)品3－8線譯碼器74××138單3－8線二進制譯碼器；譯碼輸出低電平有效；2個低電平有效譯碼使能端和1個高電平有效譯碼使能端；封裝：DIP16；第五十五頁，共一百三十七頁，編輯于2023年，星期五2.集成譯碼器典型產(chǎn)品4－10線譯碼器74145、7442、7443、7444單個4－10線譯碼器；分別為8421BCD（74145）、8421BCD（7442）、余3碼（7443）、余3格雷碼輸入（7444）；譯碼輸出低電平有效（74145同時為OC輸出）；無譯碼使能端；封裝：DIP16；二、集成譯碼器第五十六頁，共一百三十七頁，編輯于2023年，星期五集成二–十進制譯碼器——7442

功能：將8421BCD碼譯成為10個狀態(tài)輸出。4個輸入端10個輸出端第五十七頁，共一百三十七頁，編輯于2023年，星期五十進制數(shù)BCD輸入輸出A3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7Y8Y90LLLLLHHHHHHHHH1LLLHHLHHHHHHHH2LLHLHHLHHHHHHH3LLHHHHHLHHHHHH4LHLLHHHHLHHHHH5LHLHHHHHHLHHHH6LHHLHHHHHHLHHH7LHHHHHHHHHHLHH8HLLLHHHHHHHHLH9HLLHHHHHHHHHHL對于BCD代碼以外的偽碼（1010～1111）Y0～Y9均無低電平信號產(chǎn)生；即7442為拒絕偽碼設計。集成二–十進制譯碼器——7442功能表第五十八頁，共一百三十七頁，編輯于2023年，星期五2.集成譯碼器典型產(chǎn)品4－16線譯碼器74××154單個4－16線譯碼器；譯碼輸出低電平有效；2個低電平有效譯碼使能端封裝：DIP24；二、集成譯碼器第五十九頁，共一百三十七頁，編輯于2023年，星期五3.集成譯碼器74××13874××138框圖與內(nèi)部電路

3個輸入端3個控制端8個輸出端二、集成譯碼器第六十頁，共一百三十七頁，編輯于2023年，星期五74××138集成譯碼器功能表輸入輸出G1G2AG2BCBAY0Y1Y2Y3Y4Y5Y6Y7×H××××HHHHHHHH×XH×××HHHHHHHHL×××××HHHHHHHHHLLLLLLHHHHHHHHLLLLHHLHHHHHHHLLLHLHHLHHHHHHLLLHHHHHLHHHHHLLHLLHHHHLHHHHLLHLHHHHHHLHHHLLHHLHHHHHHLHHLLHHHHHHHHHHL第六十一頁，共一百三十七頁，編輯于2023年，星期五例：用3—8譯碼器構成4—16譯碼器X0-X3：譯碼輸入E：譯碼控制E=0，譯碼E=1，禁止譯碼X3-X0：0000-0111，第一片工作X3-X0：1000-1111第二片工作000-111譯碼輸入001000000-111譯碼輸入101001C)功能擴展——用74××138實現(xiàn)4－16線譯碼第六十二頁，共一百三十七頁，編輯于2023年，星期五4、譯碼器應用：數(shù)據(jù)分配器數(shù)據(jù)分配器：相當于有多個輸出的單刀多擲開關，將從一個數(shù)據(jù)源來的數(shù)據(jù)分時送到多個不同的通道上去的邏輯電路。數(shù)據(jù)分配器示意圖二、集成譯碼器第六十三頁，共一百三十七頁，編輯于2023年，星期五譯碼器作為數(shù)據(jù)分配器以74LS138為例說明用譯碼器實現(xiàn)數(shù)據(jù)分配器

0１0１二、集成譯碼器第六十四頁，共一百三十七頁，編輯于2023年，星期五輸入輸出G1G2BG2AA2A1A0Y0Y1Y2Y3Y4Y5Y6Y7LLXXXXHHHHHHHHHLDLLLDHHHHHHHHLDLLHHDHHHHHHHLDLHLHHDHHHHHHLDLHHHHHDHHHHHLDHLLHHHHDHHHHLDHLHHHHHHDHHHLDHHLHHHHHHDHHLDHHHHHHHHHHD74138譯碼器作為數(shù)據(jù)分配器時的功能表第六十五頁，共一百三十七頁，編輯于2023年，星期五abcdfge1.數(shù)字顯示框圖2.半導體發(fā)光二極管七段顯示器件共陽極顯示器共陰極顯示器顯示器分段布局圖三、七段顯示譯碼器要點亮共陽極顯示的某一段，如何驅(qū)動？第六十六頁，共一百三十七頁，編輯于2023年，星期五abcdfge三、七段顯示譯碼器第六十七頁，共一百三十七頁，編輯于2023年，星期五abcdfgDCBAabcdefg000011111100001011000000101101101e3.七段數(shù)碼顯示原理共陰極顯示器三、七段顯示譯碼器第六十八頁，共一百三十七頁，編輯于2023年，星期五4.集成顯示譯碼／驅(qū)動器7447(共陽極)、7448(共陰極)邏輯圖4個輸入端3個控制端7個輸出端內(nèi)部電路（47、48電路相同，僅輸出有效電平不同）第六十九頁，共一百三十七頁，編輯于2023年，星期五集成顯示譯碼器功能框圖7448功能框圖ABCDagb...LTRBIBI/RBO47/48三、七段顯示譯碼器第七十頁，共一百三十七頁，編輯于2023年，星期五集成電路顯示譯碼器7448功能表十進制或功能輸入BI/RBO輸出字形LTRBIDCBAabcdefg0HHLLLLHHHHHHHL1H×LLLHHLHHLLLL2H×LLHLHHHLHHLH3H×LLHHHHHHHLLH15H×HHHHHLLLLLLL消隱脈沖消隱燈測試××××××LLLLLLLLHLLLLLLLLLLLLLL×××××HHHHHHHH第七十一頁，共一百三十七頁，編輯于2023年，星期五集成顯示譯碼器7448控制端信號作用功能輸入BI/RBO輸出字形LTRBIDCBAabcdefg消隱脈沖消隱燈測試××××××LLLLLLLLHLLLLLLLLLLLLLL×××××HHHHHHHH邏輯功能

滅燈輸入BI/RBO：該控制端有時作為輸入，有時作為輸出。當BI/RBO作輸入使用且BI=0時，無論其他輸入端是什么電平，所有各段輸出a～g為0，所以字形熄滅，故稱“消隱”。

動態(tài)滅零輸出RBO：BI/RBO作為輸出使用時，受控于LT和RBI。當LT=1且RBI=0，輸入代碼DCBA=0000時，RBO=0；若LT=0或者LT=1且RBI=1，則RBO=1。試燈輸入LT：當LT=0時，BI/RBO是輸出端，且RBO=1，此時無論其他輸入端是什么狀態(tài)，所有各段輸出a～g均為1，顯示字形8。

動態(tài)滅零輸入RBI：當LT=1，RBI=0且輸入代碼DCBA=0000時，各段輸出a～g均為低電平，與BCD碼相應的字形熄滅，故稱“滅零”第七十二頁，共一百三十七頁，編輯于2023年，星期五第四節(jié)數(shù)據(jù)選擇器數(shù)據(jù)選擇器概述第七十三頁，共一百三十七頁，編輯于2023年，星期五一、概述在多個通道中選擇其中的某一路，或個信息中選擇其中的某一個信息傳送或加以處理。數(shù)據(jù)選擇器多輸入一輸出選擇第四節(jié)數(shù)據(jù)選擇器第七十四頁，共一百三十七頁，編輯于2023年，星期五發(fā)送端，并—串接收端，串—并一、概述第四節(jié)數(shù)據(jù)選擇器第七十五頁，共一百三十七頁，編輯于2023年，星期五二、數(shù)據(jù)選擇器多輸入一輸出選擇n（一）

分類：二選一、四選一、八選一、十六選一A1A0——通道選擇信號(地址碼輸入）D3~D0——數(shù)據(jù)輸入端——使能控制端——選擇器處于工作態(tài)1.四選一數(shù)據(jù)選擇器第四節(jié)數(shù)據(jù)選擇器第七十六頁，共一百三十七頁，編輯于2023年，星期五——選擇器處于工作態(tài)當A1A0=00時，D0Y當A1A0=01時，D1Y當A1A0=10時，D2Y當A1A0=11時，D3Y時，無論為何值，輸出Y=0二、數(shù)據(jù)選擇器——四選一第四節(jié)數(shù)據(jù)選擇器第七十七頁，共一百三十七頁，編輯于2023年，星期五使能端輸出端數(shù)據(jù)輸入公用控制輸入二、數(shù)據(jù)選擇器——雙四選一數(shù)據(jù)選擇器CT74LS153第四節(jié)數(shù)據(jù)選擇器第七十八頁，共一百三十七頁，編輯于2023年，星期五

雙四選一數(shù)據(jù)選擇器功能表:

ST1（ST2）A1A01Y（2Y）1××

0（0）000

D10

（D20）001

D11（D21）010

D12（D22）011

D13

（D23）可用表達式來表達：第七十九頁，共一百三十七頁，編輯于2023年，星期五8路數(shù)據(jù)輸入端3個地址輸入端1個使能輸入端2個互補輸出端74LS151的邏輯圖二、數(shù)據(jù)選擇器——八選一數(shù)據(jù)選擇器CT74LS151

第八十頁，共一百三十七頁，編輯于2023年，星期五輸入輸出使能選擇Y/WSTA2A1A0HXXXLHLLLLD0LLLHD1LLHLD2LLHHD3LHLLD4LHLHD5LHHLD6LHHHD7當S=0時，Y的表達式為:當S=1時，Y=0無效輸出74LS151的功能表第八十一頁，共一百三十七頁，編輯于2023年，星期五二、數(shù)據(jù)選擇器——八中選一數(shù)據(jù)選擇器CT74LS151八選一需三位地址碼:選擇器處于工作態(tài)第八十二頁，共一百三十七頁，編輯于2023年，星期五一、采用小規(guī)模集成器件組合邏輯電路的設計第五節(jié)組合邏輯電路的設計二、采用中規(guī)模集成器件組合邏輯電路的設計第八十三頁，共一百三十七頁，編輯于2023年，星期五第五節(jié)組合邏輯電路的設計第八十四頁，共一百三十七頁，編輯于2023年，星期五第五節(jié)組合邏輯電路的設計*實現(xiàn)邏輯功能的方法：硬件邏輯方式：即采用邏輯門、中規(guī)模集成組件或?qū)Ｓ眉呻娐稟SIC等數(shù)字器件來實現(xiàn)。程序邏輯方式：則是用某一種語言編寫程序，使用計算機實現(xiàn)其邏輯功能。*用中規(guī)模集成器件完成設計要求第八十五頁，共一百三十七頁，編輯于2023年，星期五一、采用小規(guī)模集成器件組合電路的設計任務：根據(jù)要求設計出實際邏輯電路設計步驟列真值表簡化函數(shù)式畫邏輯圖設計要求公式法圖形法表達式變換根據(jù)設計所用芯片要求第五節(jié)組合邏輯電路的設計第八十六頁，共一百三十七頁，編輯于2023年，星期五1、進行邏輯抽象：仔細分析所給定的邏輯命題的因果關系，將引起事件發(fā)生的原因，確定為輸入的邏輯變量；將事件所產(chǎn)生的各種結果，作為輸出邏輯函數(shù)。并給它們分別以邏輯0和邏輯1賦值，然后寫出邏輯函數(shù)的真值表。

一、采用小規(guī)模集成器件的組合邏輯電路設計㈠步驟：3、對邏輯函數(shù)表達式進行化簡，并根據(jù)提供的門電路，進行表達式的變換。（公式法或卡諾圖）

4、根據(jù)化簡和變換后的邏輯函數(shù)表達式畫出理論邏輯圖。注：通常情況下將函數(shù)化簡成最簡與—或表達式，但在某些情形下，最簡與—或電路不一定是最佳電路結構。㈡舉例第八十七頁，共一百三十七頁，編輯于2023年，星期五

解：1、設置自變量和因變量。狀態(tài)賦值。

對于自變量A、B、C設：同意為邏輯“1”，不同意為邏輯“0”。對于因變量L設：事情通過為邏輯“1”，沒通過為邏輯“0”。例1

三個人表決一件事情，結果按“少數(shù)服從多數(shù)”的原則決定，試建立該邏輯函數(shù)。根據(jù)題義及上述規(guī)定列出函數(shù)的真值表如表。第八十八頁，共一百三十七頁，編輯于2023年，星期五

真值表ABCF00000010010001111000101111011111返回

2由真值表寫出邏輯函數(shù)表達式：第八十九頁，共一百三十七頁，編輯于2023年，星期五00100111\

AB卡諾圖C\000111100

1

返回3

、利用卡諾圖化簡，得最簡與—或表達式。第九十頁，共一百三十七頁，編輯于2023年，星期五b、若采用或非器器件，則對⑴式進行代數(shù)變換，先得到或與式，再對或與式兩次求反，變換成或非—或非表達式。根據(jù)上⑵畫出與非器件組成的邏輯電路。F第九十一頁，共一百三十七頁，編輯于2023年，星期五組成的邏輯電路為：第九十二頁，共一百三十七頁，編輯于2023年，星期五

定向化簡：(1)化簡為與非--與非式:F的最簡與或式與非--與非式(2)化簡為或非--或非式:

F的最簡或與式

或非--或非式(3)化簡為最簡與或非式:

函數(shù)非的最簡與或式

函數(shù)的最簡與或非式

第九十三頁，共一百三十七頁，編輯于2023年，星期五例2在只有原變量輸入，沒有反變量輸入條件下，用與非門實現(xiàn)函數(shù)：F=（A，B，C，D）=∑m（4，5，6，7，8，9，10，11，12，13，14）解：用卡諾圖對函數(shù)進行化簡。兩次求反，得：不是最佳（最簡）結果，化簡得第九十四頁，共一百三十七頁，編輯于2023年，星期五實現(xiàn)邏輯函數(shù)時,需和器件的邏輯函數(shù)表達式相對應.實現(xiàn)的方法:采用邏輯函數(shù)對比方法,將要實現(xiàn)的邏輯函數(shù)表達式變換成與器件的邏輯函數(shù)表達式類似的形式.實現(xiàn)單輸出函數(shù)時，一般選數(shù)據(jù)選擇器；實現(xiàn)多輸出函數(shù)時，一般選譯碼器和附加邏輯門二、采用中規(guī)模集成器件的組合邏輯電路設計第五節(jié)組合邏輯電路的設計第九十五頁，共一百三十七頁，編輯于2023年，星期五一）、采用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)實現(xiàn)邏輯函數(shù)時,需和器件的邏輯函數(shù)表達式相對應.實現(xiàn)的方法:采用邏輯函數(shù)對比方法,將要實現(xiàn)的邏輯函數(shù)表達式變換成與器件的邏輯函數(shù)表達式類似的形式.對比結果:1)若表達式的形式與器件的完全一致,則直接選用該器件.2)

若器件的輸入端數(shù)多于函數(shù)變量數(shù),則需對多余輸入端進行處理.3)

若器件的輸入端數(shù)少于函數(shù)變量數(shù),則可通過擴展和降維的方法來實現(xiàn).第九十六頁，共一百三十七頁，編輯于2023年，星期五對比結果:

1.地址輸入端數(shù)n=函數(shù)變量數(shù)m例1用八選一選擇器實現(xiàn)函數(shù)方法1:用卡諾圖法比較方法2:用函數(shù)表達式法比較第九十七頁，共一百三十七頁，編輯于2023年，星期五用八選一選擇器實現(xiàn)函數(shù)

第九十八頁，共一百三十七頁，編輯于2023年，星期五小結:數(shù)據(jù)選擇器實際上是一個邏輯函數(shù)的最小項輸出器。它不需將函數(shù)化簡為最簡式,只需將輸入變量加到地址輸入端,將邏輯函數(shù)中包含有的最小項在相應的數(shù)據(jù)輸入端加邏輯1,沒有包含的最小項在相應的數(shù)據(jù)輸入端加邏輯0,則在數(shù)據(jù)輸出端輸出的就是邏輯函數(shù)F.利用數(shù)據(jù)選擇器直接實現(xiàn)邏輯函數(shù)產(chǎn)生器的一般步驟a、將函數(shù)變換成最小項表達式b、將使能端接有效電平c、地址信號作為函數(shù)的輸入變量（注意高低位）d、數(shù)據(jù)輸入作為控制信號第九十九頁，共一百三十七頁，編輯于2023年，星期五對比結果:

2.地址輸入端數(shù)n>函數(shù)變量數(shù)m當輸入變量較少時,只需將數(shù)選器的高位地址端接地及相應的數(shù)據(jù)輸入端接地.例2:用八選一選擇器實現(xiàn)函數(shù)第一百頁，共一百三十七頁，編輯于2023年，星期五對比結果:

3.地址輸入端數(shù)n<函數(shù)變量數(shù)m

n個數(shù)據(jù)輸入數(shù).m個最小項即函數(shù)的最小項數(shù)多于數(shù)據(jù)輸入端數(shù)時,通過①擴展:將選1數(shù)選器擴展成選1數(shù)選器.②降維:將m變量的函數(shù)轉(zhuǎn)換成為n變量的函數(shù).第一百零一頁，共一百三十七頁，編輯于2023年，星期五①擴展:例1：試用最少數(shù)量的四選一選擇器擴展成八選一選擇器。解：（1）用一片雙四選一數(shù)據(jù)選擇器，實現(xiàn)八個輸入端（2）用使能端形成高位地址，實現(xiàn)三位地址，控制八個輸入。第一百零二頁，共一百三十七頁，編輯于2023年，星期五例2

用八選一選擇器擴展成16選1多路選擇器16選1數(shù)據(jù)選擇器：數(shù)據(jù)輸入端：16路通道地址碼：4位。16選1數(shù)據(jù)選擇器第一百零三頁，共一百三十七頁，編輯于2023年，星期五例3.用八選一選擇器實現(xiàn)四變量函數(shù)

第一百零四頁，共一百三十七頁，編輯于2023年，星期五②降維法:

卡諾圖的維數(shù):指卡諾圖的變量數(shù).降維卡諾圖:若把某個或某些變量也作為卡諾圖小方格的值,則會減少卡諾圖的維數(shù),稱此圖為降維卡諾圖.記圖變量:作為降維卡諾圖小方格中值的那些變量稱為記圖變量.例:四變量卡諾圖.第一百零五頁，共一百三十七頁，編輯于2023年，星期五小結:用n個地址輸入端實現(xiàn)m（m>n）變量的函數(shù),可用“降維卡諾圖”的方法實現(xiàn)：降維卡諾圖：第一百零六頁，共一百三十七頁，編輯于2023年，星期五用降維法完成例3用八選一選擇器實現(xiàn)四變量函數(shù)

第一百零七頁，共一百三十七頁，編輯于2023年，星期五例4：試分別用八選一和四選一選擇器實現(xiàn)邏輯函數(shù)解:降維第一百零八頁，共一百三十七頁，編輯于2023年，星期五“0”BAD“0”“1”D“0”BACD“1”“0”D“1”DD“0”用四選一選擇器完成用八選一選擇器完成第一百零九頁，共一百三十七頁，編輯于2023年，星期五二）、利用譯碼器實現(xiàn)組合邏輯函數(shù)譯碼器是一個具有多輸出的組件，它包含了n變量的所有最小項。用n變量譯碼器加上輸出門，就能獲得任何形式的輸入變量不大于n的組合邏輯函數(shù)。第一百一十頁，共一百三十七頁，編輯于2023年，星期五74××138集成譯碼器功能表輸入輸出G1G2AG2BA2A1A0Y0Y1Y2Y3Y4Y5Y6Y7×H××××HHHHHHHH×XH×××HHHHHHHHL×××××HHHHHHHHHLLLLLLHHHHHHHHLLLLHHLHHHHHHHLLLHLHHLHHHHHHLLLHHHHHLHHHHHLLHLLHHHHLHHHHLLHLHHHHHHLHHHLLHHLHHHHHHLHHLLHHHHHHHHHHL3–8線全譯碼器能產(chǎn)生三變量函數(shù)的全部最小項?；谶@一點能夠方便地實現(xiàn)任意三變量邏輯函數(shù)。第一百一十一頁，共一百三十七頁，編輯于2023年，星期五

74138工作條件：G1=1，G2A=G2B=0例1

用74××138譯碼器實現(xiàn)函數(shù)第一百一十二頁，共一百三十七頁，編輯于2023年，星期五例2：試用CT74LS138和與非門構成一位全加器。解:全加器的最小項表達式應為Si=Ci+1=全加器真值表輸入輸出AiBiCiSiCi+1

10010

10101

11001

11111000000110100110

01010第一百一十三頁，共一百三十七頁，編輯于2023年，星期五第一百一十四頁，共一百三十七頁，編輯于2023年，星期五例3：用譯碼器實現(xiàn)一組多輸出邏輯函數(shù)F1=

F2=

F3=第一百一十五頁，共一百三十七頁，編輯于2023年，星期五例4：用全加器實現(xiàn)兩個1位8421BCD碼

十進制加法運算

第一百一十六頁，共一百三十七頁，編輯于2023年，星期五第六節(jié)組合電路中的競爭與冒險競爭與冒險的判斷競爭與冒險冒險現(xiàn)象的消除第一百一十七頁，共一百三十七頁，編輯于2023年，星期五當A=B=1時，F(xiàn)=1一、競爭與冒險第六節(jié)組合電路中的競爭與冒險第一百一十八頁，共一百三十七頁，編輯于2023年，星期五

信號經(jīng)過任何邏輯門電路時都會有一定的延遲.所以如果信號從輸入到輸出的過程中，在不同通路上經(jīng)過的門的級數(shù)不同，或者各個門電路平均延遲時間不同，就存在著競爭，并可能出現(xiàn)冒險。競爭冒險就是因信號傳輸延遲時間不同，而引起輸出邏輯錯誤的現(xiàn)象。競爭冒險的現(xiàn)象及其原因第六節(jié)組合電路中的競爭與冒險第一百一十九頁，共一百三十七頁，編輯于2023年，星期五競爭：冒險：在組合電路中，信號經(jīng)由不同的途徑達到某一會合點的時間有先有后。由于競爭而引起電路輸出發(fā)生瞬間錯誤現(xiàn)象。表現(xiàn)為輸出端出現(xiàn)了原設計中沒有的窄脈沖，常稱其為毛刺。一、競爭與冒險競爭與冒險的關系：有競爭不一定產(chǎn)生冒險；有冒險就一定有競爭。第六節(jié)組合電路中的競爭與冒險第一百二十頁，共一百三十七頁，編輯于2023年，星期五邏輯冒險是指只有一個輸入邏輯變量發(fā)生變化所產(chǎn)生的冒險.

代數(shù)法當函數(shù)表達式可以化成：即含有互補變量，A變量變化可能引起冒險。卡諾圖法ABC010001111000001111如函數(shù)卡諾圖上為簡化作的圈相切，且相切處又無其他圈包含，則可能有險象。當A=B=1時，二、競爭與冒險的判斷第一百二十一頁，共一百三十七頁，編輯于2023年，星期五邏輯冒險解：變量A和C具備競爭的條件,應分別進行檢查。檢查C：C發(fā)生變化時不會