福師18年2月課程考試《EDA技術(shù)》作業(yè)考核答案

▆ ■■■■■■■■■■■■aa括其他的阻福建師范大學(xué)網(wǎng)絡(luò)與繼續(xù)教育學(xué)院 1．語句{3{a意義是： 點(diǎn)aa括其他的阻《E術(shù)（開卷）姓名：專業(yè)：學(xué)號(hào)：學(xué)習(xí)中心：第一題：填空題（每題分，共3分）

第二題：簡(jiǎn)答題（每題分，共2分）1.什么是I復(fù)用技術(shù)?對(duì)E術(shù)的應(yīng)用和發(fā)展有什么意義?答：I可重復(fù)使用的一種功能設(shè)計(jì)，可節(jié)省設(shè)計(jì)時(shí)間、縮短開發(fā)周期，避免重復(fù)勞動(dòng)為大規(guī)模S計(jì)提供開發(fā)基礎(chǔ)、和開發(fā)平臺(tái)。I核具有規(guī)范的接議，良好移植與可測(cè)試性，為系開發(fā)提供靠的保證。

4.阻塞賦值和非阻塞賦值有什么本質(zhì)的區(qū)別?答：、阻塞賦值阻塞賦值用等（表示為什么稱這種賦值為阻塞賦值呢？因?yàn)樵谫x值時(shí)先計(jì)算R分的值，這是賦值語句不允許任何別的Verog的干擾，直到現(xiàn)行的賦值完成時(shí)刻，即把R值給L時(shí)刻，它才允1.ED術(shù)的發(fā)展分為CDCE___E__ 2.基于FPGA統(tǒng)沒計(jì)流程包括哪些步驟? 許別的賦值語句的執(zhí)行。答：1.計(jì)輸入，用一定的邏輯表達(dá)手段表達(dá)出來。2.E設(shè)計(jì)輸入主要包括文本輸入、圖形輸入、波形輸入。 2邏輯綜合將用一定的邏輯表達(dá)手段表達(dá)出來的設(shè)計(jì)經(jīng)過一系列的操作，

一般可綜合的賦值操作在R能設(shè)定延（即使是延時(shí)也不允許。從理論上講，它與后面的賦值語句只有概念上的先后，而無實(shí)質(zhì)的延遲。3.當(dāng)前最流行的并成為IEE準(zhǔn)的硬件描述語言包括： 分解成一系邏輯電路應(yīng)關(guān)系（電分解。 若在R加延遲，則在延遲時(shí)間會(huì)阻止賦值語句的執(zhí)行，延遲后才進(jìn)行3目標(biāo)器件的適配，在選用的目標(biāo)器件中建立這些基本邏輯電路的對(duì)應(yīng)關(guān)__VHDL__VerilogHDL 系（邏輯實(shí)現(xiàn)。

賦值，這種賦值語句是不可綜合的，在需要綜合的模塊設(shè)計(jì)中不可使用這種風(fēng)格的代碼。4.有三種端口類型分別是物理端口、邏輯端口和自定義端口。4目標(biāo)器件的編程下載將前面的軟件設(shè)計(jì)經(jīng)過編程變成具體的設(shè)計(jì)系統(tǒng)（物理實(shí)現(xiàn)。

所謂阻塞的概念是指在同一個(gè)alw其后面的賦值語句從概念上是在句賦值句結(jié)束之后再開值的。5.輸入和雙向端口不能聲明為 寄存器型。 5仿真硬件測(cè)試驗(yàn)證所設(shè)計(jì)的系統(tǒng)是否符合要求同時(shí)再設(shè)計(jì)過程中 、非阻塞賦值要進(jìn)行有關(guān)“仿真模擬有設(shè)計(jì)結(jié)，驗(yàn)證否與設(shè)計(jì)構(gòu)想相。6.在常量表達(dá)示中，二進(jìn)制是用B字母表示，八進(jìn)制是用 O母表

非阻塞賦值用小于等于號(hào)（<）表示。為什么稱這種賦值為非阻塞賦值呢？因?yàn)樵谫x值開始時(shí)計(jì)算R達(dá)式賦值操作時(shí)刻結(jié)束時(shí)更新LS示，十六進(jìn)制是用 H母表示。 3.說明GOL有什么特點(diǎn)它怎樣實(shí)現(xiàn)可編程組合電路和時(shí)序電路?在計(jì)算非阻塞賦值的R達(dá)式和更新L間，其他的Verg7.寬度為位的變量稱為標(biāo)量在量聲明中指定位，

答：輸出邏輯宏單元（OutputLogicMa構(gòu)ell,包OLMC),塞賦值語句都可能計(jì)算RHS達(dá)式和更新L非阻塞賦器件在組合和時(shí)序邏的可編程或重構(gòu)性能都成為可能。值允許其他的Ver時(shí)進(jìn)行操作。非阻塞賦值可以看作兩個(gè)步驟則默認(rèn)為標(biāo)量。線寬大于1位的變量包括net和varileGAL器件，它包含了個(gè)邏輯宏單元OLMC一個(gè)OL實(shí)現(xiàn) 的過程（）在賦值開始時(shí)，計(jì)算非阻塞賦值R達(dá)式（）在賦值結(jié)時(shí)序電路可編程，而其左側(cè)的電路結(jié)構(gòu)是與陣列可編程的組合邏輯可編程向量。 結(jié)構(gòu)GLOL元設(shè)有多種組態(tài)可配置成專用組合輸出專用輸入、

束時(shí)，更新非阻塞賦值L達(dá)式。非阻塞賦值操作只能用于對(duì)寄存器類型變量進(jìn)行賦值，因此只能用在8.表達(dá)式：8`h55&ha，表達(dá)式：8`h55為多少 0

&的8`h組合輸出雙向口、寄存器輸出、寄存器輸出雙向口等，為邏輯電路設(shè)計(jì)提供了極大的靈活性。出邏輯宏單元OL含有4個(gè)多路選擇器，通過不同的選擇方式可以產(chǎn)生多種輸出結(jié)構(gòu)，分別屬于種模式，一

“ini“always過程塊中，而非阻塞賦值不允許用于連續(xù)。．語句▆

旦確定了某種模式所有的OL將工作在同一種模式下下圖為其中一out=sel?inl:in0;輸出選擇i1in。種輸出模式對(duì)應(yīng)的結(jié)構(gòu)。EDA技術(shù)》 卷共2頁（第1） 選擇答寫選答題區(qū)，各在案域內(nèi)作答超黑框域的答無效！

第三題：程序分析題（每題1分，共3分）1.分析程序并畫出邏輯電路圖及邏輯表達(dá)式： ▆▆smoduleAOI(A,B,C,D,F); endmoduleinputA,B,C,D;soutputF;wireA,B,C,D,F;assignF=~((A&B)|(~(C&D)));endmodule

modulecount(out,data,load,reset,clk);inputload,clk,reset;input[7:0] data;output[7:0] out;reg[7:0] out;always@ (posedgeclk)上升沿//clkbeginmoduleAOI(A,D,F);列表/，，F(xiàn))inputA,B,C,D;塊的輸入端口為，，D

if(!reset)/同步清ut<=8'h00;elseif(load) out<=data;else out<=out+1;outputF; 模塊的輸出端口為F// endwireA,B,C,D,F;的數(shù)據(jù)類型// endmoduleassign F=~((C&D));//endmodule第四題：設(shè)計(jì)題（每題2分，共2分）用Verilog計(jì)DL4138碼器電路。//74LS138ilog碼HDL仿真結(jié)果見圖moduledecoder38(E1,E2,E3,A,B,C,Y0,Y1,Y2,Y3,Y4,Y5,Y6,Y7);input E1,E2,E3;能輸入端（74LS138輸入）input A,B,C; 輸入 //2.詳細(xì)分析下面程序功能： outputwireY0,Y1,Y2,Y3,Y4,Y輸出Y6,Y7; //modulecount(out,data,load,reset,clk);inputload,clk,reset;input[7:0] data; assignY0=((E1&!E2&!E3)==1'b1)?!(!A&!B&!C):1'bz;output[7:0] out; assignY1=((E1&!E2&!E3)==1'b1)?!(!A&!B& C):1'bz;reg[7:0] out; assignY2=((E1&!E2&!E3)==1'b1)?!(!A& B&!C):1'bz;always@ (posedgeclk)beginif(!reset)

assignY3=((E1&!E2&!E3)out<=8'h00a;signY4=((E1&!E2&!E3)

==1'b1)==1'b1)

?!(!A& B& C):1'bz;?!(A&!B&!C):1'bz;elseif(load)else

out<=data;out<=out+1;

assignY5=((E1&!E2&!E3)assignY6=((E1&!E2&!E3)

==1'b1)==1'b1)

?!(A&!B& C):1'bz;?!(A& B&!C):1'bz;endendmodule

assignY7=((E1&!E