計算機EDA設計實驗教程

2023/6/271《計算機EDA設計》實驗教程實驗一 時鐘分頻電路2023/6/272內(nèi)容概要實驗目的實驗要求實驗原理實驗內(nèi)容實驗報告2023/6/273實驗目的了解時鐘分頻電路的原理。掌握使用always塊結構和if-else語句實現(xiàn)時序邏輯電路的方法。掌握使用reg型變量實現(xiàn)同步計數(shù)器的方法。掌握VerilogHDL語言中parameter常量及if語句的用法。學習和掌握采用ModelSim軟件進行功能仿真的方法。2023/6/274實驗要求設計兩個時鐘分頻電路輸入信號時鐘信號clki清零脈沖clr（高有效）輸出信號輸出時鐘信號clko（1）假設輸入時鐘周期為1ms，設計分頻電路1，使輸出時鐘周期為10ms，并采用同步清零方式。（2）假設輸入時鐘頻率50MHz,設計分頻電路2，使輸出時鐘周期為1ms，并采用異步清零方式。2023/6/275實驗原理時鐘分頻電路原理異步二進制加法計數(shù)器

用n個T’觸發(fā)器，實現(xiàn)對輸入時鐘的2n分頻。將低位觸發(fā)器的輸出，接到高一位觸發(fā)器的CP端（下降沿觸發(fā)時），最高位觸發(fā)器的輸出，即為對輸入時鐘的2n分頻信號。2023/6/276實驗原理時鐘分頻電路原理同步二進制加法計數(shù)器(推薦)

用n個T觸發(fā)器，實現(xiàn)對輸入時鐘的2n分頻。即第一級觸發(fā)器的T1=1；第二級觸發(fā)器在第一級觸發(fā)器為1時，再來計數(shù)脈沖才翻轉，因此T2=Q1；第三級觸發(fā)器在第一級、第二級觸發(fā)器都為1時，再來計數(shù)脈沖才翻轉，因此T3=Q2·Q1；依此類推，第n級觸發(fā)器的Tn=Qn-1

·

·

·Q2·Q1。最高位觸發(fā)器的輸出，即為對輸入時鐘的2n分頻信號。

2023/6/277如何實現(xiàn)非2n分頻的整數(shù)分頻？可使用reg型變量實現(xiàn)計數(shù)器的功能。用parameter常量設定計數(shù)器的寬度，當計數(shù)器的值達到此寬度時，計數(shù)器重新回到0狀態(tài)，否則繼續(xù)計數(shù)。reg[3:0]count;parametercount_width=10;……begin

if(count==count_width-1)count=0;elsecount=count+1;end

clkout=count[3];若電路沒有特殊要求，可用加法計數(shù)器的最高位輸出作為分頻電路的輸出；否則根據(jù)實際要求對分頻電路的輸出進行賦值。2023/6/278實驗內(nèi)容用VerilogHDL語言設計(1ms-10ms)分頻電路1.

用加法計數(shù)器的最高位輸出作為分頻電路的輸出。2023/6/2792.

修改程序，使輸出時鐘clko在計夠10個數(shù)后才有一個正跳變。采用非阻塞賦值語句。clkout只在計數(shù)值為9時為"1",其他時候都為"0"；采用非阻塞賦值,clkout比count值正好滯后一個時鐘周期。

2023/6/27103.

設計電路使輸出時鐘信號的前半周為低電平，后半周為高電平。提示：當計數(shù)器計到分頻系數(shù)的一半時，計數(shù)器清零;

且clkout翻轉（clkout=~clkout;）。2023/6/2711用VerilogHDL語言設計(20ns-1ms)分頻電路

1.用加法計數(shù)器的最高位輸出作為分頻電路的輸出。2023/6/27122.

修改程序，使輸出時鐘clkout在計夠50000個數(shù)后才有一個正跳變。2023/6/27133.采用ModelSim軟件進行功能仿真提示：在測試文件中時鐘激勵的周期設為20ns，仿真結束時間設為3ms。

2023/6/2714實驗報告在第一個分頻電路中，三種方法的仿真波形有何不同？哪種波形更合理？仿真中是否出現(xiàn)競爭冒險？若有，如何解決？給出每種方法的時序仿真波形截圖，并結合自己的設計思路加以