芯片設(shè)計(jì)簡(jiǎn)歷表格

芯片設(shè)計(jì)簡(jiǎn)歷表格日期：YYYY年MM月DD日個(gè)人信息姓名英文名出生日期聯(lián)系方式電子郵件現(xiàn)居城市LinkedIn教育背景時(shí)間學(xué)歷/專業(yè)/學(xué)校GPA/排名/榮譽(yù)20xx-20xx本科/電子信息工程/XX大學(xué)3.8/xx%/優(yōu)秀學(xué)生干部20xx-20xx碩士/微電子工程/XX大學(xué)4.0/xx%/國(guó)家獎(jiǎng)學(xué)金專業(yè)技能熟練使用CadenceVirtuoso、Calibre等芯片設(shè)計(jì)軟件熟悉ASIC的設(shè)計(jì)流程，包括前端設(shè)計(jì)、后端設(shè)計(jì)和低功耗設(shè)計(jì)等熟練掌握VerilogHDL語(yǔ)言編程及RTL設(shè)計(jì)熟悉存儲(chǔ)器、時(shí)鐘、接口等基礎(chǔ)模塊的設(shè)計(jì)和驗(yàn)證了解SOC設(shè)計(jì)的基本原理和流程實(shí)習(xí)經(jīng)歷時(shí)間公司名稱職位20xx.7-20xx.10英特爾公司芯片設(shè)計(jì)實(shí)習(xí)生20xx.3-20xx.6NVIDIA公司前端設(shè)計(jì)實(shí)習(xí)生英特爾公司參與了一款高性能處理器的后端設(shè)計(jì)工作，根據(jù)規(guī)范完成了浮點(diǎn)計(jì)算單元的RTL設(shè)計(jì)和驗(yàn)證利用Calibre設(shè)計(jì)規(guī)則檢查工具進(jìn)行芯片的DRC/LVS驗(yàn)證，并解決了一些潛在的布圖問(wèn)題參與添加新芯片功能，起到了重要的角色NVIDIA公司在項(xiàng)目中負(fù)責(zé)存儲(chǔ)器控制器的RTL設(shè)計(jì)和驗(yàn)證，成功解決了存儲(chǔ)器傳輸數(shù)據(jù)的一些問(wèn)題了解和掌握了SOC設(shè)計(jì)的基本原理和流程與前端設(shè)計(jì)工程師協(xié)同工作，提高了跨部門協(xié)作的能力項(xiàng)目經(jīng)歷時(shí)間項(xiàng)目名稱職位20xx.1-20xx.532位RISCCPU設(shè)計(jì)項(xiàng)目組成員20xx.6-20xx.12處理器數(shù)據(jù)通路設(shè)計(jì)項(xiàng)目負(fù)責(zé)人32位RISCCPU設(shè)計(jì)參與了32位RISCCPU的前端設(shè)計(jì)工作，使用Verilog完成了時(shí)鐘模塊、中斷模塊、存儲(chǔ)器接口模塊的設(shè)計(jì)和驗(yàn)證協(xié)助后端設(shè)計(jì)工程師進(jìn)行流片和布圖成功模擬了整個(gè)CPU的功能，達(dá)到了較高的IPC處理器數(shù)據(jù)通路設(shè)計(jì)負(fù)責(zé)處理器數(shù)據(jù)通路的設(shè)計(jì)，使用Verilog完成了數(shù)據(jù)通路的RTL設(shè)計(jì)和驗(yàn)證參與了存儲(chǔ)器控制器和時(shí)鐘單元的設(shè)計(jì)和實(shí)現(xiàn)成功完成了數(shù)據(jù)通路的布局設(shè)計(jì)和擴(kuò)散工作，芯片功能正常且沒(méi)有timingviolation榮譽(yù)獎(jiǎng)項(xiàng)20xx年全國(guó)電子設(shè)計(jì)競(jìng)賽一等獎(jiǎng)20xx年XX大學(xué)優(yōu)秀畢業(yè)生20xx年全國(guó)XX競(jìng)賽二等獎(jiǎng)自我評(píng)價(jià)具備扎實(shí)的理論基礎(chǔ)和綜合實(shí)踐能力，善于團(tuán)隊(duì)合作與溝通對(duì)前沿科技有