高級(jí)計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)期末復(fù)習(xí)題答案

1.為避免高速緩存內(nèi)容過(guò)時(shí),“回寫(xiě)”與“直寫(xiě)”相比,其優(yōu)點(diǎn)是

可以減少寫(xiě)內(nèi)存的次數(shù)

。4.PentiumIV處理器增加靜態(tài)分支預(yù)測(cè)作為動(dòng)態(tài)分支預(yù)測(cè)的補(bǔ)充,主要用于提高

循環(huán)分支預(yù)測(cè)

的效率。一、填空題2.處理器的SOI制作工藝的主要優(yōu)點(diǎn)是

減少靜電電容

、和

降低功耗

。3.假設(shè)指令執(zhí)行分為m個(gè)階段,每一階段的時(shí)間均為t,則n條指令在流水線(xiàn)上的排空時(shí)間為

(m+n-1)Δt

。5.空間局部性規(guī)律在程序結(jié)構(gòu)中的典型情況是

程序順序執(zhí)行

,時(shí)間局部性規(guī)律在程序結(jié)構(gòu)中的典型情況是

程序中存在著大量的循環(huán)

。

6.在數(shù)據(jù)代碼段描述子和頁(yè)目錄項(xiàng)/頁(yè)表項(xiàng)中,都有一個(gè)訪問(wèn)位A。該位可能的作用是

所描述的段是否被訪問(wèn)

。10.前端總線(xiàn)是指連接

內(nèi)存

和

IO

的數(shù)據(jù)通路。7.通過(guò)調(diào)用門(mén)實(shí)現(xiàn)低特權(quán)級(jí)代碼段向高特權(quán)級(jí)代碼段轉(zhuǎn)移時(shí),目標(biāo)代碼段的特權(quán)級(jí)來(lái)自于目標(biāo)代碼段描述子的選擇子的低2位。8.銅導(dǎo)線(xiàn)代替鋁用于集成電路中晶體管之間的互連,其優(yōu)點(diǎn)是

降低功耗，可以和SOI技術(shù)相結(jié)合

。9.哈佛結(jié)構(gòu)主要用于解決

實(shí)現(xiàn)指令和數(shù)據(jù)的并行存儲(chǔ)

。11.Intel8086系統(tǒng)中,系統(tǒng)總線(xiàn)通信所采用的時(shí)序配合方式是

半同步

。

12.處理器訪存時(shí),判斷是否需要插入TW等待周期的依據(jù)是

數(shù)據(jù)是否準(zhǔn)備好

。

13.在任務(wù)門(mén)和TSS描述子中,均未提供TSS的偏移量,其原因是

TSS中包含了任務(wù)被切換時(shí)的處理器現(xiàn)場(chǎng)

。

14.設(shè)置“不可填充高速緩存”功能(如控制位CD、PCD等),其可能的用途之一是

避免cache數(shù)據(jù)過(guò)時(shí)

。15.PentiumⅣ的執(zhí)行跟蹤緩存對(duì)循環(huán)程序有較高的執(zhí)行效率,其原因是存儲(chǔ)了已解碼的微指令，以后執(zhí)行到相同指令時(shí)不必重復(fù)解碼。16.Core2處理器共享的L2高速緩存的主要優(yōu)點(diǎn)是

減少共享FSB時(shí)延,PentiumD的雙核之間的通信是通過(guò)

FSB

來(lái)完成的。17.Pentium處理器中,指令執(zhí)行通常采用的方法是,簡(jiǎn)單指令通過(guò)硬布線(xiàn)控制來(lái)實(shí)現(xiàn),復(fù)雜指令通過(guò)微程序控制來(lái)實(shí)現(xiàn)。18.Intel8086處理器中設(shè)置的任務(wù)切換標(biāo)志TS的作用是

保護(hù)協(xié)處理器的現(xiàn)場(chǎng)

。19.Pentium處理器中可通過(guò)控制位調(diào)整頁(yè)面大小,其優(yōu)點(diǎn)是

減少了內(nèi)存碎片提高了內(nèi)存利用率

。20.解決Cache內(nèi)容過(guò)時(shí)所采用的硬件透明性的含義是

,具體方法可包括

多個(gè)處理器使用同一個(gè)Cache、廣播方式

。21.80486從數(shù)據(jù)總線(xiàn)讀取了數(shù)據(jù)8079EA35H,校驗(yàn)無(wú)錯(cuò)誤,則校驗(yàn)位DP3、DP2、DP1、DP0

分別等于

。22.在8086處理器的保護(hù)模式中,采用間接切換方式實(shí)現(xiàn)任務(wù)切換時(shí)需要訪問(wèn)的描述子是

任務(wù)門(mén)、任務(wù)狀態(tài)段描述子

。二、選擇題1.在下列方法中,()方法采用的是多條流水線(xiàn)并行。A.超級(jí)流水B.超級(jí)標(biāo)量C.超長(zhǎng)指令字D.展開(kāi)循環(huán)體后調(diào)度2.

某一功能的處理使用時(shí)間占整個(gè)系統(tǒng)運(yùn)行時(shí)間的1/2,將系統(tǒng)中的該功能的處理速度加快10倍,則采用此增強(qiáng)功能方法后整個(gè)系統(tǒng)的性能提高(B)倍。A.1.5B.1.8C.5D.10加速比Sp=(1–

fe)

+(fere)

1fe:加速部分所占百分比;re:加速的倍數(shù);B三、簡(jiǎn)述題

1.論述在總線(xiàn)仲裁中,基于優(yōu)先權(quán)編碼法的分布式仲裁方式如何確定主設(shè)備的優(yōu)先級(jí)？試提出一種通過(guò)軟件方式改變?cè)O(shè)備優(yōu)先級(jí)的方法。提出請(qǐng)求設(shè)備將設(shè)備優(yōu)先權(quán)編碼送到自身分布式判優(yōu)器，再通過(guò)判優(yōu)器送到優(yōu)先權(quán)編碼比較電路，進(jìn)行比較，將結(jié)果AP發(fā)回各設(shè)備分布式判優(yōu)器，各設(shè)備讀回AP，并與自身API比較，API=AP則允許，API<AP則不能占用總線(xiàn)2.說(shuō)明指令流水線(xiàn)結(jié)構(gòu)與向量處理的區(qū)別。3.什么是指令相關(guān)?它們對(duì)流水線(xiàn)有什么影響?有哪些解決辦法？指令相關(guān)是指兩條指令之間存在某種依賴(lài)關(guān)系，包括數(shù)據(jù)相關(guān)、名相關(guān)、控制相關(guān)。指令之間的依賴(lài)性越少，流水線(xiàn)各級(jí)的并行性越高，流水線(xiàn)效率也越高，反之亦然。調(diào)整指令執(zhí)行順序、寄存器重命名、插入空操作指令、硬件自動(dòng)凍結(jié)和周期。4.分別闡述在RISC處理器和CISC處理器中,造成流水線(xiàn)阻塞的主要原因。課件P79四、分析題例1.假設(shè)一種指令集的指令執(zhí)行分為三個(gè)階段,分別為“取指”、“譯碼”、“執(zhí)行”,每一階段所需時(shí)間分別為1個(gè)時(shí)鐘、2個(gè)時(shí)鐘、3個(gè)時(shí)鐘,每一個(gè)時(shí)鐘長(zhǎng)度為t。試畫(huà)出連續(xù)執(zhí)行5條指令的流水線(xiàn)時(shí)空?qǐng)D,并給出執(zhí)行N條指令所需時(shí)間的表達(dá)式(不考慮數(shù)據(jù)相關(guān)、控制相關(guān)等流水線(xiàn)阻塞)。從執(zhí)行時(shí)空?qǐng)D可以看出,執(zhí)行N條指令所需時(shí)間為:T=6t＋(N–1)3tt2t3tFDEFDEFDEFDEFDE例2:一個(gè)4級(jí)指令流水線(xiàn),其中第1、2和4級(jí)的時(shí)間長(zhǎng)度為t,若該流水線(xiàn)順序執(zhí)行50條指令共用時(shí)153t(即未發(fā)生程序轉(zhuǎn)移),且不考慮數(shù)據(jù)相關(guān)和資源沖突,則該流水線(xiàn)第3步的時(shí)間長(zhǎng)度是

;流水線(xiàn)的吞吐率是

;流水線(xiàn)的效率是

。解:假設(shè)流水線(xiàn)第3步的時(shí)間長(zhǎng)度為X,則有:(3t

+

X)

+

49Max(t1,t2,t3,t4)=153t即:(3