相連存儲(chǔ)器的設(shè)計(jì)與實(shí)現(xiàn)

沈陽(yáng)航空航天大學(xué)課程設(shè)計(jì)報(bào)告課程設(shè)計(jì)名稱：計(jì)算機(jī)組成原理課程設(shè)計(jì)課程設(shè)計(jì)題目：相連存儲(chǔ)器的設(shè)計(jì)與實(shí)現(xiàn)院（系）：計(jì)算機(jī)學(xué)院專(zhuān)業(yè)：計(jì)算機(jī)科學(xué)與技術(shù)班級(jí)：學(xué)號(hào)：姓名：指導(dǎo)教師：說(shuō)明：結(jié)論（優(yōu)秀、良好、中等、及格、不及格）作為相關(guān)教環(huán)節(jié)考核必要依據(jù)；格式不符合要求；數(shù)據(jù)不實(shí),不予通過(guò)。報(bào)告和電子數(shù)據(jù)必須作為實(shí)驗(yàn)現(xiàn)象重復(fù)的關(guān)鍵依據(jù)。學(xué)術(shù)誠(chéng)信聲明本人聲明：所呈交的報(bào)告（含電子版及數(shù)據(jù)文件）是我個(gè)人在導(dǎo)師指導(dǎo)下獨(dú)立進(jìn)行設(shè)計(jì)工作及取得的研究結(jié)果。盡我所知，除了文中特別加以標(biāo)注或致謝中所羅列的內(nèi)容以外，報(bào)告中不包含其他人己經(jīng)發(fā)表或撰寫(xiě)過(guò)的研究結(jié)果，也不包含其它教育機(jī)構(gòu)使用過(guò)的材料。與我一同工作的同學(xué)對(duì)本研究所做的任何貢獻(xiàn)均己在報(bào)告中做了明確的說(shuō)明并表示了謝意。報(bào)告資料及實(shí)驗(yàn)數(shù)據(jù)若有不實(shí)之處，本人愿意接受本教學(xué)環(huán)節(jié)“不及格”和“重修或重做”的評(píng)分結(jié)論并承擔(dān)相關(guān)一切后果。本人簽名:日期：年月日沈陽(yáng)航空航天大學(xué)課程設(shè)計(jì)任務(wù)書(shū)課程設(shè)計(jì)名稱XXXX課程設(shè)計(jì)專(zhuān)業(yè)學(xué)生姓名班級(jí)學(xué)號(hào)題目名稱起止日期年月日起至年月日止課設(shè)內(nèi)容和要求：參考資料：教研室審核意見(jiàn)：教研室主任簽字：指導(dǎo)教師（簽名）年月日學(xué)生（簽名）年月日課程設(shè)計(jì)總結(jié)：目錄TOC\o"1-3"\h\u第一章總體設(shè)計(jì)方案 -19-1總體設(shè)計(jì)方案1.1設(shè)計(jì)原理相聯(lián)存儲(chǔ)器(ContentAddressedMemory)，即可按地址尋址，又可按內(nèi)容（通常是某些字段）尋址，為與傳統(tǒng)存儲(chǔ)器區(qū)別，又稱為按內(nèi)容尋址的的存儲(chǔ)器。相聯(lián)存儲(chǔ)器的每個(gè)字由若干字段組成，每個(gè)字段描述了一個(gè)對(duì)象的屬性，也稱為一個(gè)內(nèi)容。寫(xiě)入信息時(shí)按順序?qū)懭耄恍枰刂?。讀出時(shí)，要求中央處理單元給出一個(gè)相聯(lián)關(guān)鍵字，用它和存儲(chǔ)器中所有單元中的一部分信息進(jìn)行比較，若它們相等，則將此單元中余下的信息讀出。這是實(shí)現(xiàn)存儲(chǔ)器并行操作的一種有效途徑，特別適合于信息的檢索和更新。譯碼選擇電路存儲(chǔ)體輸出結(jié)果寄存器輸入寄存器檢索寄存器讀寫(xiě)控制端圖譯碼選擇電路存儲(chǔ)體輸出結(jié)果寄存器輸入寄存器檢索寄存器讀寫(xiě)控制端圖1.1相聯(lián)存儲(chǔ)器原理框圖1.2設(shè)計(jì)思路根據(jù)相聯(lián)存儲(chǔ)器的原理特點(diǎn)，即按照內(nèi)容尋址，因此可以將相聯(lián)存儲(chǔ)器分為以下幾個(gè)部分：輸入寄存器，譯碼選擇電路，存儲(chǔ)體，檢索寄存器。輸入寄存器：用來(lái)存放檢索字，其位數(shù)與相聯(lián)存儲(chǔ)器的字長(zhǎng)相等。譯碼選擇電路：用3-8譯碼器進(jìn)行譯碼電路選擇，如當(dāng)置輸入端A2A1A0為“000”，譯碼器，可以向存儲(chǔ)體第一個(gè)單元地址輸入8位二進(jìn)制的字信息；同時(shí)其他的存儲(chǔ)單元的信息被屏蔽掉。存儲(chǔ)體（AMU）：用于存放待檢索的數(shù)據(jù)，由高速半導(dǎo)體存儲(chǔ)器構(gòu)成，以求快速存取。檢索寄存器（CR）：把檢索項(xiàng)和所有存儲(chǔ)單元相應(yīng)位進(jìn)行比較，如果比較結(jié)果相等，輸出高電平1，否則輸出低電平0。設(shè)存儲(chǔ)體由8個(gè)字構(gòu)成，字長(zhǎng)為8位的二進(jìn)制數(shù)。CR為檢索寄存器，字長(zhǎng)也為8位，存放要比較的數(shù)。首先向輸入總線輸入一個(gè)8位二進(jìn)制的字，然后通過(guò)3-8譯碼器選擇電路依次將8個(gè)8位二進(jìn)制數(shù)輸入到存儲(chǔ)體中。將輸入到輸入寄存器的字通過(guò)檢索寄存器分別與存儲(chǔ)體里的8個(gè)字檢索比較，若匹配，則輸出信號(hào)置1，否則置0，我們就能找到匹配的那個(gè)字。若存儲(chǔ)體八個(gè)單元存儲(chǔ)的數(shù)據(jù)分別為11111111、11111110、1111101、11111100、11111011、11111010、11111001，11111000，輸入寄存器中的存儲(chǔ)數(shù)據(jù)是11111101，通過(guò)檢索寄存器器CR進(jìn)行比較之后，可以知道發(fā)現(xiàn)檢索數(shù)據(jù)與存儲(chǔ)體中的第3個(gè)單元的內(nèi)容一致，所以結(jié)果輸出為：00000100。寫(xiě)入數(shù)據(jù)時(shí)，有存儲(chǔ)器內(nèi)置計(jì)數(shù)器pc指明存儲(chǔ)器可寫(xiě)入地址，寫(xiě)入后輸出反饋信號(hào)，信號(hào)與輸入信息一致。若當(dāng)前pc=4，寫(xiě)入00000001，則存儲(chǔ)器變?yōu)?1111111、11111110、1111101、11111100、11111011、00000001、11111001，輸出結(jié)果為：00000001。1.3設(shè)計(jì)環(huán)境設(shè)計(jì)軟件：Altera公司的綜合性PLD/FPGA開(kāi)發(fā)軟件QuartusII。仿真軟件：Mentor公司的ModelSim。計(jì)算機(jī)組成原理課程設(shè)計(jì)報(bào)告 第二章詳細(xì)設(shè)計(jì)方案2詳細(xì)設(shè)計(jì)方案2.1總體模塊設(shè)計(jì)依據(jù)相連存儲(chǔ)器的工作原理，存儲(chǔ)器需要兩個(gè)輸入信號(hào)，讀寫(xiě)控制信號(hào)和數(shù)據(jù)輸入信號(hào)；以及一個(gè)輸出信號(hào)，結(jié)果輸出信號(hào)。故存儲(chǔ)器模塊設(shè)計(jì)為：moduleram(in_data,in_r_w,out_state);input[7:0]in_data; // 輸入數(shù)據(jù)inputin_r_w; // 讀寫(xiě)控制output[7:0]out_state; // 存儲(chǔ)器輸出數(shù)據(jù)Endmodule存儲(chǔ)器初始化信息如下。initialbegin memory[0]=8'b11111111; memory[1]=8'b11111110; memory[2]=8'b11111101; memory[3]=8'b11111100; memory[4]=8'b11111011; memory[5]=8'b11111010; memory[6]=8'b11111001; memory[7]=8'b11111000; out_state=8'b00000000; pc_2=4;end2.2存儲(chǔ)器讀模塊設(shè)計(jì)依據(jù)相連存儲(chǔ)器的工作原理，存儲(chǔ)器在讀寫(xiě)信號(hào)置1是讀取數(shù)據(jù)，并且在輸入信號(hào)到達(dá)時(shí)，自動(dòng)檢索匹配輸入信號(hào)與存儲(chǔ)體數(shù)據(jù)，并根據(jù)匹配結(jié)果輸出信號(hào)。if(in_r_w==1'b1)begin out_state=8'b00000000; for(pc=0;pc<=7;pc=pc+1) // 遍歷存儲(chǔ)器 begin case(pc) 3'd0:address=3'b000; 3'd1:address=3'b001; 3'd2:address=3'b010; 3'd3:address=3'b011; 3'd4:address=3'b100; 3'd5:address=3'b101; 3'd6:address=3'b110; 3'd7:address=3'b111; endcase m_data=memory[address]; // 存儲(chǔ)器輸出數(shù)據(jù) if(m_data==in_data) // 存儲(chǔ)器輸出數(shù)據(jù)與輸入數(shù)據(jù)比較 out_state[pc]=1'b1; else out_state[pc]=1'b0; endend2.3存儲(chǔ)器寫(xiě)模塊設(shè)計(jì)依據(jù)相連存儲(chǔ)器的工作原理，存儲(chǔ)器在讀寫(xiě)信號(hào)置0是寫(xiě)入數(shù)據(jù)，并且在輸入信號(hào)到達(dá)時(shí)，將輸入信息寫(xiě)入存儲(chǔ)器尾部。if(in_r_w==1'b0)begin if(pc_2<7) pc_2=pc_2+1; else pc_2=0;// 地址譯碼 case(pc_2) 3'd0:address=3'b000; 3'd1:address=3'b001; 3'd2:address=3'b010; 3'd3:address=3'b011; 3'd4:address=3'b100; 3'd5:address=3'b101; 3'd6:address=3'b110; 3'd7:address=3'b111; Endcase // 寫(xiě)入數(shù)據(jù) memory[address]=in_data; // 返回?cái)?shù)據(jù) out_state=memory[address];end計(jì)算機(jī)組成原理課程設(shè)計(jì)報(bào)告 第三章設(shè)計(jì)仿真3設(shè)計(jì)仿真3.1存儲(chǔ)器默認(rèn)存儲(chǔ)數(shù)據(jù)初始時(shí)存儲(chǔ)器存儲(chǔ)數(shù)據(jù)如表3.1所示。設(shè)存儲(chǔ)器設(shè)存儲(chǔ)體由8個(gè)字構(gòu)成，字長(zhǎng)為8位的二進(jìn)制數(shù)。默認(rèn)存儲(chǔ)器數(shù)據(jù)地址（3位二進(jìn)制）數(shù)據(jù)（8位二進(jìn)制）0001111111100111111110010111111010111111110010011111011101111110101101111100111111111000表表3.1存儲(chǔ)器數(shù)據(jù)3.2存儲(chǔ)器讀取默認(rèn)數(shù)據(jù)將存儲(chǔ)器置為讀信號(hào)（in_r_w=1），依次按序向輸入寄存器輸入（in_data信號(hào)）11111111、11111110、11111101、11111100（仿真波形圖如圖3.1所示），11111011、11111010、11111001、11111000（仿真波形圖如圖3.2所示），11110011、11110010、11110001、11110000（仿真波形圖如圖3.2所示）。圖3.1圖3.1仿真波形圖1圖圖3.2仿真波形圖2圖圖3.3仿真波形圖3如仿真波形所示，在存儲(chǔ)器置為讀信號(hào)（in_r_w=1）時(shí)，在輸入11111111、11111110、11111101、11111100，11111011、11111010、11111001、11111000后，結(jié)果寄存器依次輸出（out_state信號(hào)）00000001、00000010、00000100、00001000、0001000、00100000、01000000、10000000。輸出顯示了這些數(shù)據(jù)已存儲(chǔ)于存儲(chǔ)器，相應(yīng)的，在輸入11110011、11110010、11110001、11110000，結(jié)果寄存器均輸出00000000，表示這些數(shù)據(jù)不在存儲(chǔ)器中。與表3.1中的數(shù)據(jù)比對(duì)，可知此次仿真正確。3.3存儲(chǔ)器讀寫(xiě)入新數(shù)據(jù)將存儲(chǔ)器置為寫(xiě)信號(hào)（in_r_w=0），依次按序向輸入寄存器輸入（in_data信號(hào)）00000001、100000010（仿真波形圖如圖3.4所示），再此，存儲(chǔ)器默認(rèn)數(shù)據(jù)追加信號(hào)pc=4。圖3.4圖3.4仿真波形圖4若信息寫(xiě)入成功，則此時(shí)存儲(chǔ)器數(shù)據(jù)應(yīng)為表3.2所示。默認(rèn)存儲(chǔ)器數(shù)據(jù)地址（3位二進(jìn)制）數(shù)據(jù)（8位二進(jìn)制）0001111111100111111110010111111010111111110010011111011101000000011100000001011111111000表表3.2存儲(chǔ)器數(shù)據(jù)3.4存儲(chǔ)器讀取寫(xiě)入后數(shù)據(jù)將存儲(chǔ)器置為讀信號(hào)（in_r_w=1），依次按序向輸入寄存器輸入（in_data信號(hào)）11111111、11111110、11111101、11111100（仿真波形圖如圖3.5所示），11111011、11111010、11111001、11111000（仿真波形圖如圖3.6所示），00000001、00000010、11110011、11110010（仿真波形圖如圖3.7所示）。11110001、11110000（仿真波形圖如圖3.8所示）。圖3.5圖3.5仿真波形圖5圖3.6仿真圖3.6仿真波形圖6圖圖3.7仿真波形圖7圖圖3.8仿真波形圖8如仿真波形所示，在存儲(chǔ)器置為讀信號(hào)（in_r_w=1）時(shí)，在輸入11111111、11111110、11111101、11111100，11111011、00000001、00000010、11111000后，結(jié)果寄存器依次輸出（out_state信號(hào)）00000001、00000010、00000100、00001000、0001000、00100000、01000000、10000000。輸出顯示了這些數(shù)據(jù)已存儲(chǔ)于存儲(chǔ)器，相應(yīng)的，在輸入11111010、11111001、11110011、11110010、11110001、11110000，結(jié)果寄存器均輸出00000000，表示這些數(shù)據(jù)不在存儲(chǔ)器中。與表3.2中的數(shù)據(jù)比對(duì)，可知此次仿真正確。計(jì)算機(jī)組成原理課程設(shè)計(jì) 參考文獻(xiàn)參考文獻(xiàn)[1]李景華.可編程程邏輯器件與EDA技術(shù)［M］.北京：東北大學(xué)出版社，2001[2]范延濱.微型計(jì)算機(jī)系統(tǒng)原理、接口與EDA設(shè)計(jì)技術(shù)[M].北京：北京郵電大學(xué)出版社， 2006[3]王愛(ài)英.計(jì)算機(jī)組成與結(jié)構(gòu)(第4版)[M].北京：清華大學(xué)出版社，2006[4]王冠.VerilogHDL與數(shù)字電路設(shè)計(jì)[M].北京：機(jī)械工業(yè)出版社，2005[5]白中英.計(jì)算機(jī)組成原理[M].科學(xué)出版社出版社，2008[6]鄭緯民.計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)[M].北京：清華大學(xué)出版社，1992[7]胡越明.計(jì)算機(jī)組成與設(shè)計(jì)[M].北京：科學(xué)出版社，2006計(jì)算機(jī)組成原理課程設(shè)計(jì) 附錄附錄程序代碼moduleram(in_data,in_r_w,out_state);input[7:0]in_data; // 輸入數(shù)據(jù)inputin_r_w; // 讀寫(xiě)控制output[7:0]out_state; // 存儲(chǔ)器輸出數(shù)據(jù)reg[7:0]memory[7:0]; // 模擬存儲(chǔ)器reg[2:0]address; // 存儲(chǔ)器地址reg[7:0]m_data; // 存儲(chǔ)器輸出數(shù)據(jù)reg[7:0]out_state;integerpc,pc_2;// 初始化initialbegin memory[0]=8'b11111111; memory[1]=8'b11111110; memory[2]=8'b11111101; memory[3]=8'b11111100; memory[4]=8'b11111011; memory[5]=8'b11111010; memory[6]=8'b11111001; memory[7]=8'b11111000; out_state=8'b00000000; pc_2=4;endalways@(in_data)begin // 存儲(chǔ)器讀 if(in_r_w==1'b1) begin out_state=8'b00000000; // 遍歷存儲(chǔ)器 for(pc=0;pc<=7;pc=pc+1) begin case(pc) 3'd0: address=3'b000; 3'd1: address=3'b001; 3'd2: address=3'b010; 3'd3: address=3'b011; 3'd4: address=3'b100; 3'd5: address=3'b101; 3'd6: address=3'b110; 3'd7: address=3'b111; endcase m_data=memory[address]; // 存儲(chǔ)器輸出數(shù)據(jù) // 存儲(chǔ)器輸出數(shù)據(jù)與輸入數(shù)據(jù)比較 if(m_data==in_data) out_state[pc]=1'b1; else out_state[pc]=1'b0; end end // 存儲(chǔ)器寫(xiě) elseif(in_r_w==1'b0) begin if(pc_2<7) pc_2=pc_2+1; else pc_2=0; case(pc_2) 3'd0: address=3'b000; 3'd1: address=3'b001; 3'd2: address=3'b010; 3'd3: address=3'b011; 3'd4: address=3'b100; 3'd5: address=3'b101; 3'd6: address=3'b110; 3'd7: address=3'b111; endcase // 寫(xiě)入數(shù)據(jù) memory[address]=in_data; // 返回?cái)?shù)據(jù) out_state=memory[address]; endendendmodule

Testbeach仿真測(cè)試文件//Copyright(C)1991-2009AlteraCorporation//YouruseofAlteraCorporation'sdesigntools,logicfunctions//andothersoftwareandtools,anditsAMPPpartnerlogic//functions,andanyoutputfilesfromanyoftheforegoing//(includingdeviceprogrammingorsimulationfiles),andany//associateddocumentationorinformationareexpresslysubject//tothetermsandconditionsoftheAlteraProgramLicense//SubscriptionAgreement,AlteraMegaCoreFunctionLicense//Agreement,orotherapplicablelicenseagreement,including,//withoutlimitation,thatyouruseisforthesolepurposeof//programminglogicdevicesmanufacturedbyAlteraandsoldby//Alteraoritsauthorizeddistributors.Pleaserefertothe//applicableagreementforfurtherdetails.//*****************************************************************************//ThisfilecontainsaVerilogtestbenchtemplatethatisfreelyeditableto//suituser'sneeds.Commentsareprovidedineachsectiontohelptheuser//filloutnecessarydetails.//*****************************************************************************//Generatedon"01/10/201610:21:20"http://VerilogTestBenchtemplatefordesign:ram////Simulationtool:ModelSim(Verilog)//`timescale1ns/1psmoduleram_tb();//constants//generalpurposeregistersregeachvec;//testvectorinputregistersreg[7:0]in_data;regin_r_w;//wireswire[7:0]out_state;//assignstatements(ifany)rami1(//portmap-connectionbetweenmasterportsandsignals/registers .in_data(in_data), .in_r_w(in_r_w), .out_state(out_state));initialbegin//codethatexecutesonlyonce//insertcodehere-->begin in_r_w=1'b1; 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