EDA技術(shù)與實(shí)驗(yàn)-哈爾濱工業(yè)大學(xué)中國(guó)大學(xué)mooc課后章節(jié)答案期末考試題庫(kù)2023年

EDA技術(shù)與實(shí)驗(yàn)_哈爾濱工業(yè)大學(xué)中國(guó)大學(xué)mooc課后章節(jié)答案期末考試題庫(kù)2023年如果某一數(shù)據(jù)通信系統(tǒng)采用CRC校驗(yàn)方式，生成多項(xiàng)式g(x)=xxxx+xxx+1，接收到二進(jìn)制比特序列為1101111101（含CRC校驗(yàn)碼）。如果接收到的二進(jìn)制比特序列長(zhǎng)度正確，則發(fā)送端原始二進(jìn)制比特序列的長(zhǎng)度是（）位。

參考答案:

7

下列關(guān)于三相正弦調(diào)制波模塊的說法中，正確的是（）

參考答案:

通過增大電壓幅值，會(huì)導(dǎo)致電機(jī)轉(zhuǎn)速增加，電機(jī)的電頻率也隨之增大。_該模塊由電磁角度計(jì)算出三相電壓電角度，結(jié)合從按鍵得到的電壓幅值信息，經(jīng)cordic算法迭代，可以得到三相正弦調(diào)制波信號(hào)。_三相正弦信號(hào)可由三個(gè)Cordic算法模塊得到。

下面哪些是FPGA的配置方式（）

參考答案:

被動(dòng)串行配置。_主動(dòng)串行配置。_JTAG配置。

理解下面這段程序，指出DY_time的用途是什么？parameterDY_time=1000；always@(current_stateoriTRIGorDY_cnt)begincase(current_state)S0:beginDY1=0;if(iTRIG)beginnext_state=S1;endelsenext_state=S0;endS1:beginif(DY_cnt<=DY_time)beginnext_state=S1;DY1=1;endelsebeginnext_state=S2;DY1=0;endendS2:beginDY1=0;next_state=S0;enddefault:beginnext_state=S0;endendcaseend

參考答案:

單穩(wěn)態(tài)觸發(fā)器的暫態(tài)時(shí)間

關(guān)于以下分頻器程序中，clk為系統(tǒng)時(shí)鐘，則該分頻器的分頻數(shù)是多少？輸出信號(hào)的占空比是多少？always@(posedgeclk)beginif(divider==M)begincarry<=1;divider<=P;endelsebegindivider<=divider+1;carry<=0;endend

參考答案:

1/M-P+11/M-P+1

對(duì)于增量式編碼器，當(dāng)電機(jī)旋轉(zhuǎn)一周時(shí)，產(chǎn)生一個(gè)Z信號(hào)窄脈沖作為測(cè)量的起始基準(zhǔn)。那么，將下列哪條語(yǔ)句填寫在程序if()空白處可以正確檢測(cè)到產(chǎn)生的Z脈沖信號(hào)。begin//檢測(cè)Z信號(hào)脈沖QuadZprev<=QuadZ;if()ZpulseEdge<=1;elseZpulseEdge<=0;if(CountWriteEn)Count<=CountIn;//如果是Z脈沖信號(hào)，計(jì)數(shù)器重新賦值elseif(ZPEnable&&ZpulseEdge)Count<=ZCountIn;

參考答案:

QuadZf!=QuadZprev&&QuadZf==ZPPol

通常情況下，點(diǎn)觸式開關(guān)為機(jī)械開關(guān)，觸點(diǎn)斷開和閉合時(shí)均會(huì)發(fā)生抖動(dòng)，下面哪種方式可以消除點(diǎn)觸式開關(guān)的抖動(dòng)（）。

參考答案:

產(chǎn)生4Hz的觸發(fā)信號(hào)，當(dāng)觸發(fā)信號(hào)為下降沿時(shí)檢測(cè)按鍵信息

已知時(shí)鐘信號(hào)clk的頻率為50MHz，下列程序的邏輯功能為（）。always@(posedgeclkornegedgenreset)beginif(!nreset)beginper_count=0;clk0=0;endelsebeginif(per_count<6250000)per_count=per_count+1;elsebeginper_count=0;clk0=!clk0;endendend

參考答案:

4Hz分頻器

對(duì)于共陰極數(shù)碼管，顯示數(shù)字“7”對(duì)應(yīng)的編碼（順序?yàn)閍bcdefg）為（）。

參考答案:

7’b1110_000

ADC0809作為一款8位、8通道逐次逼近型集成A/D轉(zhuǎn)換器，工作時(shí)鐘為TCP，針對(duì)某一通道A/D轉(zhuǎn)換器完成一次轉(zhuǎn)換的時(shí)間為（）。

參考答案:

10TCP

以下程序中，clk_50M為50MHz輸入時(shí)鐘，若想輸出clk為2Hz的方波，則cnt的判斷條件設(shè)置為多少？（）always@(posedgeclk_50M)beginif(cnt==?)beginclk2_hz=1'b1;cnt=0;endelsebegincnt=cnt+1;clk2_hz=1'b0;endendalways@(posedgeclk2_hz)clk=~clk;

參考答案:

12499999

以下程序描述的狀態(tài)機(jī)是什么類型的？（）always@(current_stateoriTRIGorDY_cnt)begincase(current_state)S0:beginDY1=0;if(iTRIG)beginnext_state=S1;endelsenext_state=S0;endS1:beginif(DY_cnt<=DY_time)beginnext_state=S1;DY1=1;endelsebeginnext_state=S2;DY1=0;endendS2:beginDY1=0;next_state=S0;enddefault:beginnext_state=S0;endendcaseend

參考答案:

米勒型單段式

下述代碼的復(fù)位方式為（）always@(posedgeiCLKornegedgeiRST_n)beginif(!RST_n)current_state<=S0;elsecurrent_state<=next_state;end

參考答案:

下降沿復(fù)位_異步復(fù)位

當(dāng)flag==1001時(shí)，小球處在哪個(gè)位置？

參考答案:

最右最下

若parameterCHAR_START_X,CHAR_X,CHAR_START_Y,CHAR_Y;為參數(shù)型常量定義字符顯示的起始坐標(biāo)和字符的長(zhǎng)度和寬度，下列哪個(gè)選項(xiàng)所表示的區(qū)域在是字符表示區(qū)域（）。

參考答案:

C.(iVGA_Y>=CHAR_START_Y)&&(iVGA_Y<=(CHAR_START_Y+CHAR_Y-1))&&(iVGA_X>=CHAR_START_X)&&(iVGA_X<=(CHAR_START_X+CHAR_X-1))

已知parameter參數(shù)型常量charline_n=32’h19085FFC,以下哪個(gè)選項(xiàng)與其相等。

參考答案:

00011001000010000101111111111100

下列代碼的功能是（）always@(posedgeoTRIGornegedgeiRST_n)beginif(!iRST_n)iDISPLAY_MODE=2;elsebeginif(iREG_GESTURE==8'h14)iDISPLAY_MODE=iDISPLAY_MODE+1;elseif(iREG_GESTURE==8'h1C)iDISPLAY_MODE=iDISPLAY_MODE-1;elseiDISPLAY_MODE=iDISPLAY_MODE;endend

參考答案:

根據(jù)信號(hào)改變背景模式

廣義的EDA技術(shù)指的是什么

參考答案:

電子設(shè)計(jì)自動(dòng)化技術(shù)。

下面硬件描述語(yǔ)言實(shí)現(xiàn)的電路邏輯功能是什么？可選答案為：moduleTest2(Clk,nRst,iTRIG,oTRIG);inputClk,nRst,iTRIG;outputoTRIG;reg[7:0]cnt;regDY1;parameterDY_time=8'H09;always@(posedgeClkornegedgenRst)beginif(!nRst)DY1=0;elseif(iTRIG)DY1=1;elseif(cnt>=DY_time)DY1=0;endalways@(posedgeClkornegedgenRst)beginif(!nRst)cnt<=0;elseif(DY1==1)cnt<=cnt+1;elsecnt<=0;endassignoTRIG=DY1;endmodule

參考答案:

不可重觸發(fā)單穩(wěn)態(tài)觸發(fā)器；

下面這段代碼實(shí)現(xiàn)了VGA行列掃描時(shí)的列計(jì)數(shù)器產(chǎn)生，在（）中填入正確的代碼。其中h_max，v_max，分別為行列計(jì)數(shù)器到達(dá)最大值時(shí)的標(biāo)志位。always@(posedgeiCLKornegedgeiRSTN)if(!iRSTN)beginv_count<=10'b0;oVGA_VS<=1'b1;v_act<=3'b0;endelsebeginif()beginif()v_count<=10'b0;elsev_count<=v_count+10'b1;

參考答案:

h_max，v_max

以下程序中，clk_50M為50MHz輸入時(shí)鐘，則clk為多少Hz的方波？（）always@(posedgeclk_50M)beginif(cnt==24999999)beginclk2_hz=1'b1;cnt=0;endelsebegincnt=cnt+1;clk2_hz=1'b0;endendalways@(posedgeclk2_hz)clk=~clk;

參考答案:

1

下面關(guān)于FPGA與CPLD的描述正確的是（）

參考答案:

一般而言，F(xiàn)PGA的內(nèi)部資源更為豐富，能夠?qū)崿F(xiàn)更為復(fù)雜的邏輯功能。_FPAG是SRAM工藝，掉電后信息丟失，因此必須外加專用配置芯片，而CPLD為Flash工藝，掉電信息不丟失，無需配置芯片。_CPLD的安全性比FPGA高。

下面關(guān)于可編程數(shù)字邏輯設(shè)計(jì)說法正確的是（）

參考答案:

基于EDA技術(shù)的設(shè)計(jì)具有自主知識(shí)產(chǎn)權(quán)。_現(xiàn)代數(shù)字電子系統(tǒng)一般采用自頂而下的設(shè)計(jì)方法。_現(xiàn)代EDA設(shè)計(jì)電子系統(tǒng)相比于傳統(tǒng)方法的設(shè)計(jì)效率更高。_現(xiàn)代EDA設(shè)計(jì)技術(shù)的可移植性強(qiáng)。

FPGA相比于CPLD優(yōu)點(diǎn)是（）

參考答案:

FPGA的集成度相比CPLD更高。_FPGA相比于CPLD更適合完成復(fù)雜的時(shí)序邏輯設(shè)計(jì)。

這段程序描述的邏輯功能為：moduleLearn1_1(a,b,s,y);inputa,b;inputs;outputy;wired,e;assignd=a&s;assigne=b&(~s);assigny=d|e;endmodule

參考答案:

二選一數(shù)據(jù)選擇器

已知時(shí)鐘信號(hào)clkin的頻率為100MHz的方波信號(hào)，下面程序中clkout信號(hào)的占空比為（）。modulefunction(rst,clkin,clkout);inputclkin,rst;outputwireclkout;reg[2:0]m,n;regclk1,clk2;assignclkout=clk1|clk2;always@(posedgeclkin)beginif(!rst)beginclk1<=0;m<=0;endelsebeginif(m==4)m<=0;elsem<=m+1;if(m<2)clk1<=1;elseclk1<=0;endendalways@(negedgeclkin)beginif(!rst)beginclk2<=0;n=0;endelsebeginif(n==4)n<=0;elsen<=n+1;if(n<2)clk2<=1;elseclk2<=0;endendendmodule

參考答案:

50%

如果某一數(shù)據(jù)通信系統(tǒng)采用CRC校驗(yàn)方式，生成多項(xiàng)式g(x)=xxxx+xxx+1，接收到二進(jìn)制比特序列為1101111101（含CRC校驗(yàn)碼）。則該生成多項(xiàng)式對(duì)應(yīng)的二進(jìn)制比特序列為（）。

參考答案:

11001

如果某一數(shù)據(jù)通信系統(tǒng)采用CRC校驗(yàn)方式，生成多項(xiàng)式g(x)=xxxx+xxx+1，接收到二進(jìn)制比特序列為1101111101（含CRC校驗(yàn)碼）。如果已知接收到二進(jìn)制序列中的信息碼正確，下面關(guān)于校驗(yàn)碼的說法正確的是（）。

參考答案:

校驗(yàn)碼有1位錯(cuò)誤

這段程序描述的邏輯功能是什么？moduleLearn1_1(a,b,s,y);inputa,b;inputs;outputy;wired,e;assignd=a&s;assigne=b&(~s);assigny=d|e;endmodule

參考答案:

y=sa+(~s)b

已知時(shí)鐘信號(hào)clkin的頻率為100MHz的方波信號(hào)，下面程序中clkout的頻率為（）。modulefunction(rst,clkin,clkout);inputclkin,rst;outputwireclkout;reg[2:0]m,n;regclk1,clk2;assignclkout=clk1|clk2;always@(posedgeclkin)beginif(!rst)beginclk1<=0;m<=0;endelsebeginif(m==4)m<=0;elsem<=m+1;if(m<2)clk1<=1;elseclk1<=0;endendalways@(negedgeclkin)beginif(!rst)beginclk2<=0;n=0;endelsebeginif(n==4)n<=0;elsen<=n+1;if(n<2)clk2<=1;elseclk2<=0;endendendmodule

參考答案:

20MHz

關(guān)于以下程序，下列說法中正確的是：moduleLearn2_2(a,b,s0,s1,y);inputa,b;inputs0,s1;outputregy;always@(s1ors0)case({s1,s0})2'b00:y=a&b;2'b01:y=a;2'b10:y=b;2'b11:y=a|b;default:y=1'b0;endcaseendmodule

參考答案:

該程序輸出的表達(dá)式為y=ab+as0+bs1

關(guān)于以下程序，下列說法正確的是：moduleLearn5_1(y,a,b,c);inputa,b,c;outputy;regy,rega;always@(aorborc)beginif(a&b)rega=c;y=rega;endendmodule

參考答案:

該程序是組合邏輯電路

根據(jù)程序描述的邏輯功能，下列說法正確的有：moduleLearn7_1(clk,CLR,LD,out);inputclk,CLR,LD,data;outputreg[3:0]out;always@(posedgeclkornegedgeCLR)beginif(!CLR)out<=0;elseif(!LD)out<=data;elseout<=out+1;endendmodule

參考答案:

異步清零，同步置數(shù)

以下不屬于CycloneII系列芯片內(nèi)部的資源的是？（）

參考答案:

嵌入式ADC

對(duì)clk_1Hz模塊例化正確的是（）。

參考答案:

clk_1Hzu3(.clk_50M(clk_50M),.rst(rst),.clk1Hz(clk1Hz));

利用計(jì)數(shù)器將50M的系統(tǒng)時(shí)鐘分頻要得到4Hz的信號(hào)，則計(jì)數(shù)器的最大值應(yīng)為（）

參考答案:

6249999

74LS160的計(jì)數(shù)條件是（）

參考答案:

ET=1EP=1

74LS47七段顯示譯碼器中優(yōu)先級(jí)最高的輸入信號(hào)是（）

參考答案:

BI

在下面彈球生成模塊的代碼中“Y<=((Ball_Y==Ball_Y_Center)&&(Y==10'b0))?{6'b000000,Y_Step}:Y;”實(shí)現(xiàn)的是什么功能？always@(posedgeclk_inornegedgerst_n)beginif(!rst_n)beginBall_Y<=Ball_Y_Center;Y<=0;flag[3:2]<=2'b00;endelsebeginif((Ball_Y+Ball_S>=390)&&(Ball_X>block_X1)&&(Ball_X<block_X2))beginY<=~{6'b000000,Y_Step}+10'b1;flag[3:2]<=2'b01;endelseif(Ball_Y+Ball_S>=Ball_Y_Max)beginY<=0;flag[3:2]<=2'b11;endelsebeginif(Ball_Y-Ball_S<=Ball_Y_Min)beginY<={6'b000000,Y_Step};flag[3:2]<=2'b10;endelsebeginY<=((Ball_Y==Ball_Y_Center)&&(Y==10'b0))?{6'b000000,Y_Step}:Y;endendBall_Y<=Ball_Y+Y;endend

參考答案:

判斷如果球處于中間位置時(shí)，讓球動(dòng)起來的初始操作。

閱讀下列程序片段，判斷當(dāng)y_cnt=350時(shí)，mesl值為（）wire[1:0]msel;assignmsel=(y_cnt<180)?2'b01:(y_cnt>=180&&y_cnt<340)?2'b10:2'b00;

參考答案:

2'b00

下列關(guān)于用查表法或Cordic算法實(shí)現(xiàn)正余弦函數(shù)計(jì)算的說法中，正確的是（）。

參考答案:

Cordic算法占用DSP資源較少，既可以進(jìn)行正余弦變換，也可以進(jìn)行反正余弦變換_查表法占用DSP資源較多，但可以采用分時(shí)復(fù)用減少查表法占用的DSP資源

X<=(X==11'b0)?((Ball_X<block_X2-20)?(~{7'b0000000,X_Step}+11'b1):({7'b0000000,X_Step})):X;此段代碼中，當(dāng)X==11'b0,Ball_X<block_X2-20時(shí)，小球?qū)⑷绾芜\(yùn)動(dòng)？

參考答案:

左移

下列對(duì)于死區(qū)的說法正確的是（）

參考答案:

PWM驅(qū)動(dòng)信號(hào)為上升沿時(shí)，驅(qū)動(dòng)橋臂下管關(guān)斷，死區(qū)計(jì)時(shí)器開始計(jì)時(shí)，計(jì)時(shí)器計(jì)滿后上管開始導(dǎo)通。_PWM驅(qū)動(dòng)信號(hào)為下降沿時(shí)，驅(qū)動(dòng)橋臂上管關(guān)斷，死區(qū)計(jì)時(shí)器開始計(jì)時(shí)，計(jì)時(shí)器計(jì)滿后下管開始導(dǎo)通。

編碼器信號(hào)處理模塊中的一段程序如下。其中，QuadA、QuadB分別為2500PPR增量式編碼器的A、B信號(hào)，counter初始值為200。那么，電機(jī)轉(zhuǎn)動(dòng)90°后，counter的值為（）。always@(clk)beginif(QuadA!=QuadAprev||QuadB!=QuadBprev)counter<=counter+1;QuadAprev<=QuadA;QuadBprev<=QuadB;end

參考答案:

2700

下列這段程序能實(shí)現(xiàn)的功能為（）。beginPrevPwm<=PwmControlif(PwmControl!=PrevPwm)beginDeadTimeCounter<=DeadTime;if(PwmControl)PwmLreg<=0;elsePwmHreg<=0;endelseif(DeadTimeCounter!=0)DeadTimeCounter<=DeadTimeCounter-1;elsebeginif(PwmControl)PwmHreg<=1;elsePwmLreg<=1;endend

參考答案:

生成死區(qū)時(shí)間

在以下分頻器程序中，系統(tǒng)頻率clk50m為50MHz則：分頻得到的時(shí)鐘頻率為多少？分頻得到的時(shí)鐘占空比為多少？；always@(posedgeclk50m)beginif(count8==7)begincount8<=0;clk_6mhz<=1;endelsebegincount8<=count8+1;clk_6mhz<=0;endend

參考答案:

6.25MHz

1/8

關(guān)于以下程序，下列說法中正確的是reg[7:0]CntDis;always@(posedgeClk_50M)beginif(Cnt30>29)beginCntDis[7:4]<=3;CntDis[3:0]<=Cnt30-30;endelseif(Cnt30>19)beginCntDis[7:4]<=2;CntDis[3:0]<=Cnt30-20;endelseif(Cnt30>9)beginCntDis[7:4]<=1;CntDis[3:0]<=Cnt30-10;endelseCntDis<=Cnt30;end

參考答案:

當(dāng)輸入為26時(shí)，輸出為0010_01