數(shù)字邏輯與集成電路設(shè)計(jì)（ASIC 設(shè)計(jì)）-電子科技大學(xué)中國(guó)大學(xué)mooc課后章節(jié)答案期末考試題庫(kù)2023年

數(shù)字邏輯與集成電路設(shè)計(jì)（ASIC設(shè)計(jì)）_電子科技大學(xué)中國(guó)大學(xué)mooc課后章節(jié)答案期末考試題庫(kù)2023年以下Verilog代碼最有可能描述的是always@(posedgeclk)beginif(reset)out<=8'b0;elseif(enable)out<=out+1;end

參考答案:

計(jì)數(shù)器

卡諾圖中，兩個(gè)相鄰的最小項(xiàng)至少多只有一個(gè)變量互反。

參考答案:

正確

按以下Verilog代碼描述，如果當(dāng)前輸出為00001000，當(dāng)enable=1且reset=1時(shí)，則輸出out最有可能為moduleone_hot_cnt(out,enable,clk,reset);output[7:0]out;inputenable,clk,reset;reg[7:0]out;always@(posedgeclk)if(reset)out<=8'b0000_0001;elseif(enable)out<={out[6],out[5],out[4],out[3],out[2],out[1],out[0],out[7]};endmodule

參考答案:

0000_0001

在Verilog語(yǔ)言中，時(shí)鐘clk信號(hào)的下降沿可以表示為

參考答案:

negedgeclk

二進(jìn)制數(shù)的基本運(yùn)算規(guī)則是“逢二進(jìn)一”，所以1+1=10。

參考答案:

正確

狀態(tài)機(jī)編碼方式中，占用觸發(fā)器最多、但可減少狀態(tài)譯碼組合邏輯資源的方式是

參考答案:

獨(dú)熱碼

以下Verilog代碼中信號(hào)c的位寬最有可能是assignc=&a

參考答案:

1

設(shè)所有信號(hào)位寬全部為1，以下Verilog代碼最有可能描述的是notU_inv(inv_sel,sel);andU_anda(asel,a,inv_sel),andU_andb(bsel,b,sel);orU_or(y,asel,bsel);

參考答案:

多路選擇器

在FPGA開(kāi)發(fā)設(shè)計(jì)中，負(fù)責(zé)在目標(biāo)器件上實(shí)現(xiàn)布局布線的EDA工具稱(chēng)為

參考答案:

適配器

在EDA工具中，負(fù)責(zé)把HDL代碼轉(zhuǎn)換成硬件電路網(wǎng)表的軟件稱(chēng)為

參考答案:

綜合器

若a=4’b0010，b=4’b1010，則Verilog表達(dá)式a&&b的結(jié)果是

參考答案:

1

以下Verilog代碼最有可能描述的是moduleM(a,b,a_gt_b,a_eq_b,a_lt_b);inputa,b;outputa_gt_b,a_eq_b,a_lt_b;assigna_gt_b=(a>b),a_eq_b=(a==b),a_lt_b=(a

參考答案:

比較器

以下Verilog代碼最有可能描述的是modulefunc(reset,clk,out);inputclk,reset;outputregout;reg[2:0]count;always@(posedgeclk,reset)beginif(~reset)begincount<=0;out<=0;endelsebeginif(count==5)begincount<=0;out<=~out;endelsecount<=count+1;endendendmodule

參考答案:

12分頻電路

已知如下?tīng)顟B(tài)轉(zhuǎn)移圖，下面下劃線處最有可能的Verilog代碼是【圖片】modulereduce(clk,reset,in,out);inputclk,reset,in;outputout;regout;reg[1:0]state;reg[1:0]next_state;parameterS0=2’b00;parameterS1=2’b01;parameterS2=2’b10;always@(posedgeclk)if(reset)state=S0;elsestate=next_state;always@(*)case(state)……S2:beginif(in)next_state=;elsenext_state=S0;end……

參考答案:

10

CPLD的連續(xù)式布線結(jié)構(gòu)決定了它的時(shí)序延遲是均勻的和可預(yù)測(cè)的，而FPGA的分段式布線結(jié)構(gòu)決定了其延遲的不可預(yù)測(cè)性。

參考答案:

正確

已知如下?tīng)顟B(tài)轉(zhuǎn)移圖，下面下劃線處最有可能的Verilog代碼是【圖片】modulereduce(clk,reset,in,out);inputclk,reset,in;outputout;regout;reg[1:0]state;reg[1:0]next_state;parameterS0=2’b00;parameterS1=2’b01;parameterS2=2’b10;……always@(inorstate)case(state)……S2:beginif(in)beginnext_state=S2;；endelse……end……

參考答案:

out=0

下面所示狀態(tài)機(jī)是【圖片】

參考答案:

Mealy型狀態(tài)機(jī)

用VerilogHDL描述如下電路功能，其中輸入是A和CP，輸出為Q1、Q2和Q3。則最有可能的Verilog代碼是【圖片】

參考答案:

Q1<=A;Q2<=Q1;Q3<=Q2;

關(guān)于Mealy型狀態(tài)機(jī)和Moore型狀態(tài)機(jī)，以下描述錯(cuò)誤的是

參考答案:

實(shí)現(xiàn)相同的功能時(shí)，Moore機(jī)所需的狀態(tài)數(shù)可能更少

摩爾定律描述的是

參考答案:

芯片上晶體管集成度的發(fā)展趨勢(shì)

以下對(duì)Moore型狀態(tài)機(jī)評(píng)價(jià)不正確的是

參考答案:

通常用于比較復(fù)雜的過(guò)程控制

一個(gè)帶有進(jìn)位（或借位）的4bit加法-減法器，當(dāng)控制信號(hào)con為0時(shí)進(jìn)行加法運(yùn)算，當(dāng)控制信號(hào)con為1時(shí)進(jìn)行減法運(yùn)算。下面下劃線處最有可能的Verilog代碼是moduleadd_sub_4bit(a,b,ci,con,s,co);input[3:0]a,b;inputci,con;output[3:0]s;outputco;reg[3:0]s;regco;always@(________)beginIf(con){co,s}=a-b-ci;else{co,s}=a+b+ci;endmodule

參考答案:

a,b,ci,con

以下不屬于FPGA基本組成結(jié)構(gòu)的是

參考答案:

可編程與非門(mén)陣列

基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置。

參考答案:

正確

以下不屬于可編程邏輯器件的是

參考答案:

74LS138

FPGA更適合完成各種組合邏輯，CPLD更適合于完成時(shí)序邏輯。

參考答案:

錯(cuò)誤

FPGA全稱(chēng)為復(fù)雜可編程邏輯器件。

參考答案:

錯(cuò)誤

以下Verilog代碼描述了一個(gè)觸發(fā)器，橫線空格處中的數(shù)值最有可能是moduledff_sync_reset(data,clk,reset,q);inputdata,clk,reset;outputq;regq;always@(posedgeclk)if(~reset)beginq<=1'b;endelsebeginq<=data;endendmodule

參考答案:

0

FPGA設(shè)計(jì)開(kāi)發(fā)過(guò)程中，產(chǎn)生的用于器件編程的數(shù)據(jù)文件是

參考答案:

位流

FPGA開(kāi)發(fā)實(shí)現(xiàn)過(guò)程包括設(shè)計(jì)輸入、邏輯綜合、器件適配、編程下載、功能仿真、時(shí)序仿真、硬件測(cè)試等步驟，以下正確的設(shè)計(jì)流程是

參考答案:

設(shè)計(jì)輸入、功能仿真、邏輯綜合、器件適配、時(shí)序仿真、編程下載、硬件測(cè)試

已知如下?tīng)顟B(tài)轉(zhuǎn)移圖，下面下劃線處最有可能的Verilog代碼是【圖片】modulereduce(clk,reset,in,out);inputclk,reset,in;outputout;regout;reg[1:0]state;reg[1:0]next_state;parameterS0=2’b00;parameterS1=2’b01;parameterS2=2’b10;always@(posedgeclk)if(reset)state=;elsestate=next_state;……

參考答案:

S0

在數(shù)字電路中，邏輯功能相同的TTL門(mén)和CMOS門(mén)總是可以互相替代使用。

參考答案:

錯(cuò)誤

以下不屬于常規(guī)CPU基本功能的是

參考答案:

存儲(chǔ)指令

只用或非門(mén)就可以實(shí)現(xiàn)與、或、非這三種基本的邏輯運(yùn)算。

參考答案:

正確

CMOS門(mén)電路的輸入可懸空當(dāng)作邏輯“0”使用。

參考答案:

錯(cuò)誤

“0”的補(bǔ)碼只有一種形式。

參考答案:

正確

以下Verilog代碼最有可能描述的是moduleshiftreg_PA(E,A,clk,rst);outputA;inputE，clk,rst;regA,B,C,D;always@(posedgeclkorposedgerst)beginif(rst)beginA=0;B=0;C=0;D=0;endelsebeginA<=B;B<=C;C<=D;D<=E;endendendmodule

參考答案:

異步復(fù)位的移位寄存器

采用奇偶校驗(yàn)電路可以發(fā)現(xiàn)代碼傳送過(guò)程中的所有錯(cuò)誤。

參考答案:

錯(cuò)誤

用Verilog語(yǔ)言描述信號(hào)a不等于b，應(yīng)該寫(xiě)為

參考答案:

a!=b

HDL語(yǔ)言支持多種設(shè)計(jì)描述風(fēng)格，以下錯(cuò)誤的是

參考答案:

器件描述

如果信號(hào)a位寬為2，信號(hào)b位寬為3位，以下Verilog代碼中信號(hào)y最合理的位寬應(yīng)該是assigny={a,b};

參考答案:

5

以下Verilog代碼最有可能描述的是always@(*)beginy=0;if(sel==0)y=a;elsey=b;end

參考答案:

多路復(fù)用器

以下Verilog代碼最有可能描述的是always@(posedgeclk)beginif(reset==0)y<=0;elsey<=a;end

參考答案:

觸發(fā)器

以下Verilog代碼最有可能描述的是assignc=d？a：b;

參考答案:

多路復(fù)用器

A【圖片】0=A

參考答案:

正確

BCD碼指用4位二進(jìn)制表示的十進(jìn)制。

參考答案:

錯(cuò)誤

(30.25)?十進(jìn)制?=?(11110.01)?二進(jìn)制

參考答案:

正確

數(shù)字電路的輸出只可能有“0”和“1”兩種狀態(tài)。

參考答案:

錯(cuò)誤

在數(shù)字電路中，晶體三極管一般應(yīng)該工作在截止態(tài)或飽和態(tài)。

參考答案:

正確

以下Verilog代碼最有可能描述的是assign{c,d}=a+b;

參考答案:

半加器

以下Verilog代碼最有可能描述的是assignc=!(a^b);

參考答案:

同或門(mén)

以下Verilog代碼最有可能描述的是assignc=!(a&b);

參考答案:

與非門(mén)

算術(shù)邏輯運(yùn)算單元(ALU)是CPU的重要組成部分。下面Verilog代碼描述了一個(gè)ALU單元根據(jù)信號(hào)opcode取值實(shí)現(xiàn)的加、與、異或、跳轉(zhuǎn)等基本操作運(yùn)算。下面下劃線處最有可能的Verilog代碼是modulealu(alu_out,zero,data,accum,alu_clk,opcode);output[7:0]alu_out;outputzero;input[7:0]data,accum;input[2:0]opcode;inputalu_clk;reg[7:0]alu_out;parameterHLT=3'b000,SKZ=3'b001,ADD=3'b010,ANDD=3'b011,XORR=3'b100,LDA=3'b101,STO=3'b110,JMP=3'b111;assignzero=!accum;always@(posedgealu_clk)begin________(opcode)HLT:alu_out<=accum;SKZ:alu_out<=accum;ADD:alu_out<=data+accum;ANDD:alu_out<=data&accum;XORR:alu_out<=data^accum;LDA:alu_out<=data;STO:alu_out<=accum;JMP:alu_out<=accum;default:alu_out<=8'bxxxx_xxxx;______endendmodule

參考答案:

case

endcase

以下Verilog代碼最有可能描述的是always@(posedgec