微型計算機原理與應用第四章

微型計算機原理與應用第四章課件第1頁，課件共75頁，創(chuàng)作于2023年2月4.1半導體存儲器概述CPUCACHE主存（內存）輔存（外存）存儲器是用來存儲微型計算機工作時使用的信息（程序和數據）的部件，正是因為有了存儲器，計算機才有信息記憶功能。越靠近CPU的存儲器速度越快而容量越小。第2頁，課件共75頁，創(chuàng)作于2023年2月兩大類——內存、外存內存——存放當前運行的程序和數據。特點：快，容量小，隨機存取，CPU可直接訪問。通常由半導體存儲器構成RAM、ROM外存——存放非當前使用的程序和數據。特點：慢，容量大，順序存取/塊存取。需調入內存后CPU才能訪問。通常由磁、光存儲器構成，也可以由半導體存儲器構成磁盤、磁帶、CD-ROM、DVD-ROM、固態(tài)盤。第3頁，課件共75頁，創(chuàng)作于2023年2月寄存器組高速緩存Cache系統(tǒng)主存儲器硬盤Cache磁盤存儲器磁帶存儲設備光盤存儲設備存儲器分級組成在CPU內部的通用寄存器集成度小的靜態(tài)RAM簡稱內存，用于存放運行的程序和數據紅區(qū)為半導體存儲器綠區(qū)其它介質存儲器第4頁，課件共75頁，創(chuàng)作于2023年2月半導體存儲器由能夠表示二進制數“0”和“1”的、具有記憶功能的一些半導體器件組成。如觸發(fā)器、MOS管的柵極電容等。能存放一位二進制數的器件稱為一個存儲元。若干存儲元構成一個存儲單元。第5頁，課件共75頁，創(chuàng)作于2023年2月4.1.1半導體存儲器的分類按制造工藝雙極型：速度快、集成度低、功耗大MOS型：速度慢、集成度高、功耗低按使用屬性隨機存取存儲器RAM：可讀可寫、斷電丟失只讀存儲器ROM：正常只讀、斷電不丟失詳細分類，請看圖示第6頁，課件共75頁，創(chuàng)作于2023年2月半導體存儲器的分類半導體存儲器只讀存儲器（ROM）隨機存取存儲器（RAM）靜態(tài)RAM（SRAM）動態(tài)RAM（DRAM）非易失RAM（NVRAM）掩膜式ROM一次性可編程ROM（PROM）紫外線擦除可編程ROM（EPROM）電擦除可編程ROM（EEPROM）詳細展開，注意對比第7頁，課件共75頁，創(chuàng)作于2023年2月讀寫存儲器RAM組成單元速度集成度應用SRAM觸發(fā)器快低小容量系統(tǒng)DRAM極間電容慢高大容量系統(tǒng)NVRAM帶微型電池慢低小容量非易失第8頁，課件共75頁，創(chuàng)作于2023年2月只讀存儲器ROM掩膜ROM：信息制作在芯片中，不可更改；PROM：允許一次編程，此后不可更改；EPROM：用紫外光擦除，擦除后可編程；并允許用戶多次擦除和編程；EEPROM（E2PROM）：采用加電方法在線進行擦除和編程，也可多次擦寫；FlashMemory（閃存）：能夠快速擦寫的EEPROM，但只能按塊（Block）擦除。第9頁，課件共75頁，創(chuàng)作于2023年2月半導體存儲器的主要指標容量：每個存儲器芯片所能存儲的二進制數的位數。存儲器容量＝單元數×數據線位數（1、4或8位）例：Intel2114芯片的容量為1K×4位，Intel6264芯片為8K×8位。存取速度：從CPU給出有效的存儲器地址到存儲器給出有效數據需要的時間。第10頁，課件共75頁，創(chuàng)作于2023年2月4.1.2半導體存儲器芯片的結構地址寄存地址譯碼存儲體控制電路AB數據寄存讀寫電路DBOEWECS①存儲體存儲器芯片的主要部分，用來存儲信息②地址譯碼電路根據輸入的地址編碼來選中芯片內某個特定的存儲單元③

片選和讀寫控制邏輯選中存儲芯片，控制讀寫操作第11頁，課件共75頁，創(chuàng)作于2023年2月4.1.2半導體存儲器芯片的結構第12頁，課件共75頁，創(chuàng)作于2023年2月①存儲體每個存儲單元具有一個唯一的地址，可存儲1位（位片結構）或多位（字片結構）二進制數據;存儲容量與地址、數據線個數有關：芯片的存儲容量＝2M×N

＝存儲單元數×存儲單元的位數M：芯片的地址線根數;

N：芯片的數據線根數。第13頁，課件共75頁，創(chuàng)作于2023年2月②地址譯碼電路譯碼器A5A4A3A2A1A06301存儲單元64個單元行譯碼A2A1A0710列譯碼A3A4A501764個單元單譯碼雙譯碼單譯碼結構雙譯碼結構雙譯碼可簡化芯片設計主要采用的譯碼結構第14頁，課件共75頁，創(chuàng)作于2023年2月雙譯碼存儲器結構第15頁，課件共75頁，創(chuàng)作于2023年2月③片選和讀寫控制邏輯片選端CS*或CE*有效時，可以對該芯片進行讀寫操作；輸出OE*控制讀操作。有效時，芯片內數據輸出；該控制端對應系統(tǒng)的讀控制線；寫WE*控制寫操作。有效時，數據進入芯片中；該控制端對應系統(tǒng)的寫控制線。第16頁，課件共75頁，創(chuàng)作于2023年2月4.2隨機存取存儲器靜態(tài)RAMSRAM6116SRAM6264動態(tài)RAMDRAM2164第17頁，課件共75頁，創(chuàng)作于2023年2月4.2.1靜態(tài)RAMSRAM的基本存儲單元是觸發(fā)器電路每個基本存儲單元存儲二進制數一位許多個基本存儲單元形成行列存儲矩陣SRAM一般采用“字結構”存儲矩陣：每個存儲單元存放多位（4、8、16等）；每個存儲單元具有一個地址。第18頁，課件共75頁，創(chuàng)作于2023年2月六管靜態(tài)RAM存儲單元6個MOS管組成；T1~T4管組成雙穩(wěn)態(tài)解發(fā)器；T1、T2放大管；T3、T4負載管；T5、T6控制管；存取速度快、集成度小、功耗大；6116（2K×8位）6264（8K×8位）靜態(tài)RAM的基本電路第19頁，課件共75頁，創(chuàng)作于2023年2月SRAM芯片6116讀出邏輯：CS*=0,OE*=0,WE*=1寫入邏輯：CS*=0,OE*=1,WE*=0高阻：CS*＝1第20頁，課件共75頁，創(chuàng)作于2023年2月SRAM芯片6116有2K×8位=16384個存儲位，2K表示芯片內的地址有11位（A0~A10），8位表示一個單元有8個二進制位；芯片內有128×128的存儲單元矩陣。它有11條地址線，7條用于行地址譯碼，4條用于列地址譯碼，每條列地址譯碼線控制8個基本存儲單元（128×16×8）；6116芯片的工作方式：第21頁，課件共75頁，創(chuàng)作于2023年2月SRAM芯片6264存儲容量為8K×828個引腳：13根地址線A12～A08根數據線D7～D0片選CS1*、CS2讀寫WE*、OE*功能+5VWE*CS2A8A9A11OE*A10CS1*D7D6D5D4D3NCA12A7A6A5A4A3A2A1A0D0D1D2GND12345678910111213142827262524232221201918171615第22頁，課件共75頁，創(chuàng)作于2023年2月4.2.2動態(tài)RAMDRAM的基本存儲單元是單個場效應管及其極間電容；必須配備“讀出再生放大電路”進行刷新；每次同時對一行的存儲單元進行刷新；每個基本存儲單元存儲二進制數一位；許多個基本存儲單元形成行列存儲矩陣；DRAM一般采用“位結構”存儲體：每個存儲單元存放一位；需要8個存儲芯片構成一個字節(jié)單元；每個字節(jié)存儲單元具有一個地址。第23頁，課件共75頁，創(chuàng)作于2023年2月動態(tài)RAM的基本單元動態(tài)RAM是以MOS管柵極電容是否充有電荷來存儲信息；由于只用一個管子，所以功耗很低，存儲容量可做得很大。它是由T1管和寄生電容Cs組成的。

①讀操作時，地址譯碼電路使某條字選擇線為高電平，T1管導通，則存儲在Cs上的信息通過T1管送到D線上，再通過放大，即可得到存儲的信息。第24頁，課件共75頁，創(chuàng)作于2023年2月動態(tài)RAM的基本單元②寫操作時，使字選線上為高電平，T1管導通，待寫入的信息由位線D（數據線）存入Cs。Cs上的信息被讀出后，其寄存的電壓由0.2V下降為0.1V，所以這是一種破壞性讀出，讀出后必須重寫。③刷新操作。由于電容上的信息隨時間增加慢慢消失所以這種存儲單元必須定期刷新，以保持他所存的信息。刷新操作實際上也是一次讀操作。不過這時信息并不讀到數據線上。目前計算機的內存大多采用這種單管的動態(tài)存儲器。第25頁，課件共75頁，創(chuàng)作于2023年2月DRAM芯片2164存儲容量為64K×116個引腳：8根地址線A7～A01根數據輸入線DIN1根數據輸出線DOUT行地址選通RAS*列地址選通CAS*讀寫控制WE*NCDINWE*RAS*A0A2A1GNDVSSCAS*DOUTA6A3A4A5A712345678161514131211109第26頁，課件共75頁，創(chuàng)作于2023年2月DRAM芯片2164內部結構第27頁，課件共75頁，創(chuàng)作于2023年2月4.3只讀存儲器EPROMEPROM2764EEPROMEEPROM2817AEEPROM2864A第28頁，課件共75頁，創(chuàng)作于2023年2月4.3.1EPROM頂部開有一個圓形的石英窗口，用于紫外線透過擦除原有信息一般使用專門的編程器（燒寫器）進行編程編程后，應該貼上不透光封條出廠未編程前，每個基本存儲單元都是信息1編程就是將某些單元寫入信息0第29頁，課件共75頁，創(chuàng)作于2023年2月DSSiO2GN襯底24VP+P+++浮柵MOSDS浮柵管字線位線輸出位線Vcc存儲原理第30頁，課件共75頁，創(chuàng)作于2023年2月EPROM芯片2764存儲容量為8K×828個引腳：13根地址線A12～A08根數據線D7～D0片選CE*編程PGM*讀寫OE*編程電壓VPP功能VppA12A7A6A5A4A3A2A1A0D0D1D2GNDVccPGM*NCA8A9A11OE*A10CE*D7D6D5D4D312345678910111213142827262524232221201918171615第31頁，課件共75頁，創(chuàng)作于2023年2月EPROM芯片2725612345678910111213141516171819202122232425262728VppA12A7A6A5A4A3A2A1A0D0D1D2GNDD3D4D5D6D7CEA10OEA11A9A8A13A14Vcc27256引腳圖A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0CEOED7D6D5D4D3D2D1D027256邏輯圖第32頁，課件共75頁，創(chuàng)作于2023年2月4.3.2E2PROM用加電方法，進行在線（無需拔下，直接在電路中）擦寫（擦除和編程一次完成）有字節(jié)擦寫、塊擦寫和整片擦寫方法并行EEPROM：多位同時進行串行EEPROM：只有一位數據線第33頁，課件共75頁，創(chuàng)作于2023年2月EEPROM芯片2817A存儲容量為2K×828個引腳：11根地址線A10～A08根數據線I/O7～I/O0片選CE*讀寫OE*、WE*狀態(tài)輸出RDY/BUSY*功能NCA12A7A6A5A4A3A2A1A0I/O0I/O1I/O2GNDVccWE*NCA8A9NCOE*A10CE*I/O7I/O6I/O5I/O4I/O312345678910111213142827262524232221201918171615第34頁，課件共75頁，創(chuàng)作于2023年2月EEPROM芯片2864A存儲容量為8K×828個引腳：13根地址線A12～A08根數據線I/O7～I/O0片選CE*讀寫OE*、WE*功能VccWE*NCA8A9A11OE*A10CE*I/O7I/O6I/O5I/O4I/O3NCA12A7A6A5A4A3A2A1A0I/O0I/O1I/O2GND12345678910111213142827262524232221201918171615第35頁，課件共75頁，創(chuàng)作于2023年2月4.4半導體存儲器與CPU的連接這是本章的重點內容SRAM、EPROM與CPU的連接譯碼方法同樣適合I/O端口第36頁，課件共75頁，創(chuàng)作于2023年2月4.4.1存儲芯片與CPU的連接存儲芯片的數據線存儲芯片的地址線存儲芯片的片選端存儲芯片的讀寫控制線第37頁，課件共75頁，創(chuàng)作于2023年2月1.存儲芯片數據線的處理若芯片的數據線正好8根：一次可從芯片中訪問到8位數據；全部數據線與系統(tǒng)的8位數據總線相連；若芯片的數據線不足8根：一次不能從一個芯片中訪問到8位數據；利用多個芯片擴充數據位；這個擴充方式簡稱“位擴充”。第38頁，課件共75頁，創(chuàng)作于2023年2月位擴充多個位擴充的存儲芯片的數據線連接于系統(tǒng)數據總線的不同位數其它連接都一樣這些芯片應被看作是一個整體常被稱為“芯片組”第39頁，課件共75頁，創(chuàng)作于2023年2月2.存儲芯片地址線的連接芯片的地址線通常應全部與系統(tǒng)的低位地址總線相連；尋址時，這部分地址的譯碼是在存儲芯片內完成的，我們稱為“片內譯碼”。第40頁，課件共75頁，創(chuàng)作于2023年2月3.存儲芯片片選端的譯碼存儲系統(tǒng)常需利用多個存儲芯片擴充容量也就是擴充了存儲器地址范圍；進行“地址擴充”，需要利用存儲芯片的片選端對多個存儲芯片（組）進行尋址；這個尋址方法，主要通過將存儲芯片的片選端與系統(tǒng)的高位地址線相關聯來實現；這種擴充簡稱為“字擴充”。第41頁，課件共75頁，創(chuàng)作于2023年2月字擴充第42頁，課件共75頁，創(chuàng)作于2023年2月片選端常有效A19～A15 A14～A0 全0～全1D7～D027256EPROMA14～A0CE令芯片（組）的片選端常有效不與系統(tǒng)的高位地址線發(fā)生聯系芯片（組）總處在被選中的狀態(tài)雖簡單易行、但無法再進行地址擴充，會出現“地址重復”第43頁，課件共75頁，創(chuàng)作于2023年2月地址重復一個存儲單元具有多個存儲地址的現象；原因：有些高位地址線沒有用、可任意；使用地址：出現地址重復時，常選取其中既好用、又不沖突的一個“可用地址”；例如：00000H～07FFFH；選取的原則：高位地址全為0的地址。高位地址譯碼才更好第44頁，課件共75頁，創(chuàng)作于2023年2月⑴譯碼和譯碼器譯碼：將某個特定的“編碼輸入”翻譯為唯一“有效輸出”的過程；譯碼電路可以使用門電路組合邏輯；譯碼電路更多的是采用集成譯碼器；常用的2:4譯碼器74LS139；常用的3:8譯碼器74LS138；常用的4:16譯碼器74LS154。第45頁，課件共75頁，創(chuàng)作于2023年2月⑵全譯碼所有的系統(tǒng)地址線均參與對存儲單元的譯碼尋址包括低位地址線對芯片內各存儲單元的譯碼尋址（片內譯碼），高位地址線對存儲芯片的譯碼尋址（片選譯碼）采用全譯碼，每個存儲單元的地址都是唯一的，不存在地址重復譯碼電路可能比較復雜、連線也較多示例第46頁，課件共75頁，創(chuàng)作于2023年2月全譯碼示例A15A14A13A16CBAE3138

2764A19A18A17A12～A0CEY6E2E1IO/M1C000H1DFFFH全0全100011100001110地址范圍A12～A0A19A18A17A16A15A14A13第47頁，課件共75頁，創(chuàng)作于2023年2月⑶部分譯碼只有部分（高位）地址線參與對存儲芯片的譯碼每個存儲單元將對應多個地址（地址重復），需要選取一個可用地址可簡化譯碼電路的設計但系統(tǒng)的部分地址空間將被浪費示例第48頁，課件共75頁，創(chuàng)作于2023年2月部分譯碼示例138A17

A16A11～A0A14

A13A12(4)(3)(2)(1)2732273227322732CBAE3E2E1IO/MCECECECEY0Y1Y2Y3A19～

A15A14～

A12A11～A0一個可用地址1234××10×××10×××10×××10×000001010011全0～全1全0～全1全0～全1全0～全120000H～20FFFH21000H～21FFFH22000H～22FFFH23000H～23FFFH第49頁，課件共75頁，創(chuàng)作于2023年2月⑷線選譯碼只用少數幾根高位地址線進行芯片的譯碼，且每根負責選中一個芯片（組）雖構成簡單，但地址空間嚴重浪費必然會出現地址重復一個存儲地址會對應多個存儲單元多個存儲單元共用的存儲地址不應使用示例第50頁，課件共75頁，創(chuàng)作于2023年2月線選譯碼示例A14A12～A0A13(1)2764(2)2764

CECEA19～

A15A14A13A12～A0一個可用地址12××××××××××1001全0～全1全0～全104000H～05FFFH02000H～03FFFH切記：A14A13＝00的情況不能出現00000H～01FFFH的地址不可使用第51頁，課件共75頁，創(chuàng)作于2023年2月片選端譯碼小結存儲芯片的片選控制端可以被看作是一根最高位地址線；在系統(tǒng)中，主要與地址發(fā)生聯系：包括地址空間的選擇（接系統(tǒng)的IO/M*信號）和高位地址的譯碼選擇（與系統(tǒng)的高位地址線相關聯）；對一些存儲芯片通過片選無效可關閉內部的輸出驅動機制，起到降低功耗的作用。第52頁，課件共75頁，創(chuàng)作于2023年2月4.存儲芯片的讀寫控制芯片OE*與系統(tǒng)的讀命令線相連：當芯片被選中、且讀命令有效時，存儲芯片將開放并驅動數據到總線；芯片WE*與系統(tǒng)的寫命令線相連：當芯片被選中、且寫命令有效時，允許總線數據寫入存儲芯片。第53頁，課件共75頁，創(chuàng)作于2023年2月4.4.2存儲芯片與CPU的配合存儲芯片與CPU總線的連接，還有兩個很重要的問題：CPU的總線負載能力CPU能否帶動總線上包括存儲器在內的連接器件；存儲芯片與CPU總線時序的配合CPU能否與存儲器的存取速度相配合。第54頁，課件共75頁，創(chuàng)作于2023年2月1.總線驅動CPU的總線驅動能力有限；單向傳送的地址和控制總線，可采用三態(tài)鎖存器和三態(tài)單向驅動器等來加以鎖存和驅動；雙向傳送的數據總線，可以采用三態(tài)雙向驅動器來加以驅動。第55頁，課件共75頁，創(chuàng)作于2023年2月2.時序配合分析存儲器的存取速度是否滿足CPU總線時序的要求；如果不能滿足：考慮更換芯片；總線周期中插入等待狀態(tài)TW。切記：時序配合是連接中的難點第56頁，課件共75頁，創(chuàng)作于2023年2月將6116SRAM放在8088CPU最低地址（00000H~007FFH）分析：地址變化情況參加片內譯碼參加片外譯碼例題1第57頁，課件共75頁，創(chuàng)作于2023年2月A0~A10CPUCSA11A196116…第58頁，課件共75頁，創(chuàng)作于2023年2月將IBM-PC機（8086CPU）的內存容量擴展64KB，并將地址安排在60000H開始的地址中。解：

1）芯片選擇*選SRAM6264（8K8）；*芯片數量64K÷8K=8片。

2）地址分配確定地址空間為60000H~6FFFFH。每兩片6264占一個連續(xù)空間，可劃分地址空間為4個區(qū)域。

3）系統(tǒng)連接例題2第59頁，課件共75頁，創(chuàng)作于2023年2月地址分配表第60頁，課件共75頁，創(chuàng)作于2023年2月D0~D7D8~D15A1~A13Y0Y1Y2Y3G1G2AG2BCBA3:8譯碼器A0BHEA18A17A16A15A14RDWRD0~D15M/IOA198086CPUM3M1M2M4M0M7M6M5A0~A12CSWEOED0~D7第61頁，課件共75頁，創(chuàng)作于2023年2月本章小節(jié)1.了解各類半導體存儲器的應用特點；2.熟悉半導體存儲器芯片的結構；3.掌握SRAM2116、DRAM2164、EPROM2764、EEPROM2817A的引腳功能；4.掌握存儲芯片與CPU連接的方法，特別是片選端的處理（譯碼方法）。第62頁，課件共75頁，創(chuàng)作于2023年2月本章作業(yè)4-1；4-2；4-9；第63頁，課件共75頁，創(chuàng)作于2023年2月本章作業(yè)補充題：某系統(tǒng)的I/O地址譯碼如下圖所示，試確定端口＃1到端口＃7的尋址范圍。第64頁，課件