數(shù)字電路實驗

數(shù)字電路實驗課件第1頁，課件共45頁，創(chuàng)作于2023年2月實驗一門電路邏輯功能測試一、實驗?zāi)康?/p>

1．熟悉集成集成邏輯門電路邏輯的功能及應(yīng)用。2．掌握集成電路的應(yīng)用及測試方法。第2頁，課件共45頁，創(chuàng)作于2023年2月二、實驗設(shè)備數(shù)字電路實驗箱集成電路74LS00＼74LS86＼74S64數(shù)字萬用表示波器第3頁，課件共45頁，創(chuàng)作于2023年2月三、實驗內(nèi)容及步驟74LS20引腳圖第4頁，課件共45頁，創(chuàng)作于2023年2月連線原理圖輸入輸出DCBAY0000100011001010110111110第5頁，課件共45頁，創(chuàng)作于2023年2月多余輸入端的處理與非門多余輸入端的處理

或非門多余輸入端的處理第6頁，課件共45頁，創(chuàng)作于2023年2月表二輸入端及其狀態(tài)輸出ABCDJKEFGHI111100000001111010000000001100000000011000000001000000000011000000第7頁，課件共45頁，創(chuàng)作于2023年2月74S64引腳圖第8頁，課件共45頁，創(chuàng)作于2023年2月測試電路邏輯功能

ABZ輸入輸出BAZ00011011第9頁，課件共45頁，創(chuàng)作于2023年2月

ZAB輸入輸出BA預(yù)習(xí)ZZ00011011第10頁，課件共45頁，創(chuàng)作于2023年2月四、實驗報告

畫出實驗電路，作出實測功能表。整理數(shù)據(jù)，寫出實驗報告。預(yù)習(xí)組合電路實驗。

第11頁，課件共45頁，創(chuàng)作于2023年2月實驗二組合電路實驗

一、實驗?zāi)康?/p>

1．熟悉集成集成電路分析方法。2．驗證半加器和全加器的邏輯功能。第12頁，課件共45頁，創(chuàng)作于2023年2月二、實驗設(shè)備數(shù)字電路實驗箱集成電路74LS00，74LS86，74S64萬用表示波器第13頁，課件共45頁，創(chuàng)作于2023年2月完成半加器測試填表

ZABY

第14頁，課件共45頁，創(chuàng)作于2023年2月加法器加法器的基本概念及工作原理加法器——實現(xiàn)兩個二進(jìn)制數(shù)的加法運算

1．半加器——只能進(jìn)行本位加數(shù)、被加數(shù)的加法運算而不考慮低位進(jìn)位。列出半加器的真值表：畫出邏輯電路圖。由真值表直接寫出表達(dá)式:第15頁，課件共45頁，創(chuàng)作于2023年2月如果想用與非門組成半加器，則將上式用代數(shù)法變換成與非形式：由此畫出用與非門組成的半加器。第16頁，課件共45頁，創(chuàng)作于2023年2月2．全加器——能同時進(jìn)行本位數(shù)和相鄰低位

的進(jìn)位信號的加法運算。由真值表直接寫出邏輯表達(dá)式，再經(jīng)代數(shù)法化簡和轉(zhuǎn)換得：第17頁，課件共45頁，創(chuàng)作于2023年2月根據(jù)邏輯表達(dá)式畫出全加器的邏輯電路圖：

第18頁，課件共45頁，創(chuàng)作于2023年2月實驗小結(jié)常用的中規(guī)模組合邏輯器件包括編碼器、譯碼器、數(shù)據(jù)選擇器、數(shù)值比較器、加法器等。上述組合邏輯器件除了具有其基本功能外，還可用來設(shè)計組合邏輯電路。應(yīng)用中規(guī)模組合邏輯器件進(jìn)行組合邏輯電路設(shè)計的一般原則是：使用MSI芯片的個數(shù)和品種型號最少，芯片之間的連線最少用MSI芯片設(shè)計組合邏輯電路最簡單和最常用的方法是，用數(shù)據(jù)選擇器設(shè)計多輸入、單輸出的邏輯函數(shù)；用二進(jìn)制譯碼器設(shè)計多輸入、多輸出的邏輯函數(shù)。

第19頁，課件共45頁，創(chuàng)作于2023年2月表3-1

輸入輸出ABZY00011011第20頁，課件共45頁，創(chuàng)作于2023年2月3、完成全加器測試填表74LS86引腳圖74S64引腳圖第21頁，課件共45頁，創(chuàng)作于2023年2月

ABSiCi-1Ci第22頁，課件共45頁，創(chuàng)作于2023年2月

輸入輸出ABCI-1SCI000001010011100101110111第23頁，課件共45頁，創(chuàng)作于2023年2月實驗三555定時器的應(yīng)用一、實驗?zāi)康恼莆沼?55定時器構(gòu)成的幾種基本脈沖電路的方法，并驗證其功能。學(xué)習(xí)脈沖形成與整形電路的調(diào)試方法。進(jìn)一步熟悉用示波器測量方波信號周期及脈寬的方法。第24頁，課件共45頁，創(chuàng)作于2023年2月二、實驗設(shè)備示波器數(shù)字萬用表。數(shù)字實驗箱第25頁，課件共45頁，創(chuàng)作于2023年2月1．用555定時器構(gòu)成多諧振蕩器三、實驗內(nèi)容及步驟：（1）按圖接線。用示波器觀察Vo及VC端的波形及相位關(guān)系，并記錄下來。Vo+5V220121u2K121K12487621535551RwR2RCVC5555VoRd86712GND34Vi1VoVccVi2'Vic

數(shù)字實驗箱面板圖

第26頁，課件共45頁，創(chuàng)作于2023年2月（2）測量振蕩頻率的范圍：調(diào)RW測量振蕩周期Tmin、Tmax，并計算相應(yīng)的?min和?max。

2/3VCC1/3VCC0vctvo0tTT1T2將示波器掃速開關(guān)“T/cm”上的微調(diào)旋鈕旋置“校準(zhǔn)”位置，此時，“T/cm”的指示值即為屏幕上橫向每格代表的時間，再觀察被測波形一個周期在屏幕水平軸上占據(jù)的格數(shù)，即可得信號周期T：T=T/cm×格數(shù)

理論值

：T=0.7(R1+2R2)C第27頁，課件共45頁，創(chuàng)作于2023年2月2．用555定時器構(gòu)成單穩(wěn)態(tài)觸發(fā)器（1）按圖接線。（2）在Vi端輸入幅度=5V、并將各點波形按時間關(guān)系記錄下來。第28頁，課件共45頁，創(chuàng)作于2023年2月（3）用示波器測量出輸出脈寬TW的值。TTW理論值：方法同測周期。第29頁，課件共45頁，創(chuàng)作于2023年2月四、實驗報告

1．整理實驗數(shù)據(jù)及結(jié)果，繪出實測波形圖。

2．將實測值與理論值比較，分析誤差原因。

五、思考題（寫在實驗報告中）

1．怎樣在單穩(wěn)電路中加一窄脈沖形成電路，使其能處理寬脈沖觸發(fā)信號？2．試改接電路，使其成為占空比可調(diào)的振蕩器。第30頁，課件共45頁，創(chuàng)作于2023年2月

組合邏輯電路

（半加器全加器及邏輯運算）曲靖師范學(xué)院物理實驗示范中心趙德榮第31頁，課件共45頁，創(chuàng)作于2023年2月三、預(yù)習(xí)要求1.預(yù)習(xí)組合邏輯電路的分析方法。2.預(yù)習(xí)用與非門和異或門構(gòu)成的半加器、全加器的工作原理。3.預(yù)習(xí)二進(jìn)制數(shù)的運算。第32頁，課件共45頁，創(chuàng)作于2023年2月四、實驗內(nèi)容1.組合邏輯電路功能測試圖2.1(1).用2片74LS00組成圖2.1所示邏輯電路。為便于接線和檢查，在圖中要注明芯片編號及各引腳對應(yīng)的編號。(2).圖中A、B、C接電平開關(guān)，Y1,Y2接發(fā)光管電平顯示。(3).按表2.1要求，改變A、B、C的狀態(tài)填表并寫出Y1,Y2邏輯表達(dá)式。(4).將運算結(jié)果與實驗比較。第33頁，課件共45頁，創(chuàng)作于2023年2月圖2.1第34頁，課件共45頁，創(chuàng)作于2023年2月表2.1輸入輸出ABCY1Y20001111000111001011100100011111101100011第35頁，課件共45頁，創(chuàng)作于2023年2月2.測試用異或門(74LS86)和與非門組成的半加器的邏輯功能。根據(jù)半加器的邏輯表達(dá)式可知，半加器Y是A、B的異或，而進(jìn)位Z是A、B相與，故半加器可用一個集成異或門和二個與非門組成如圖2.2。圖2.2(1).在學(xué)習(xí)機上用異或門和與門接成以上電路。A、B接電平開關(guān)S，Y、Z接電平顯示。(2).按表2.2要求改變A、B狀態(tài)，填表。第36頁，課件共45頁，創(chuàng)作于2023年2月圖2.2第37頁，課件共45頁，創(chuàng)作于2023年2月表2.2輸入端A0101B0011輸出端Y0110Z00013.測試全加器的邏輯功能。(1).寫出圖2.3電路的邏輯表達(dá)式。(2).根據(jù)邏輯表達(dá)式列真值表。(3).根據(jù)真值表畫邏輯函數(shù)SiCi的卡諾圖。(4).填寫表2.3各點狀態(tài)第38頁，課件共45頁，創(chuàng)作于2023年2月圖2.3第39頁，課件共45頁，創(chuàng)作于2023年2月表2.3AiBiCi-1YZX1X2X3SiCi00000111000101010110100101011011000111010010111010011110110110111011011110111010第40頁，課件共45頁，創(chuàng)作于2023年2月(5).按原理圖選擇與非門并接線進(jìn)行測試，將測試結(jié)果記入表2.4，并與上表進(jìn)行比較，看邏輯功能是否一致。4.測試用異或、與或和非門組成的全加器的邏輯功能。全加器可以用來那個個半加器和兩個與門一個或門組成，在實驗中，常用一塊雙異或門、一個與或門和一個與非門實現(xiàn)。(1).畫出用異或門、與或門和非門實現(xiàn)全加器的邏輯電路圖，寫出邏輯表達(dá)式。電路圖如圖2.4所示(2).找出異或門、與或門和與門器件按自己畫出的圖接線。接線時注意與或非門中不用的與門輸入端接地。(3).當(dāng)輸入端Ai、Bi及Ci-1為下列情況時，是用萬用表測量Si和Ci的電位并將其轉(zhuǎn)為邏輯狀態(tài)填入下表。第41頁，課件共45頁，創(chuàng)作于2023年2月表2.4AiBiCi-1CiSi0001101001100011101000101011101011011100第42頁，課件共45