FPGA設(shè)計(jì)基礎(chǔ)基于QuartusII的FPGA設(shè)計(jì)基本流程課件-002

基于Quartus

II

FPGA設(shè)計(jì)基本流程西安郵電學(xué)院計(jì)算機(jī)系2023/7/241標(biāo)題欄1QuartusⅡ

用戶界面資源管理窗口工具欄工程工作區(qū)編譯信息窗口信息顯示窗口菜單欄圖1.1QuartusⅡ界面2023/7/242啟動(dòng)QuartusⅡ軟件后默認(rèn)的界面主要由標(biāo)題欄、菜單欄、工具欄、資源管理窗口、編譯狀態(tài)顯示窗口、信息顯示窗口和工程工作區(qū)等部分組成。標(biāo)題欄：標(biāo)題欄中顯示當(dāng)前工程的路徑和工程名。菜單欄：菜單欄主要由文件（File）、編輯（Edit）、視圖（View）、工程（Project）、資源（Assignments）、操作（Processing）、工具（Tools）、窗口（Window）和幫助（Help）等菜單組成。工具欄：工具欄中包含了常用命令的快捷圖標(biāo)。資源管理窗：資源管理窗口用于顯示當(dāng)前工程中所有相關(guān)的資源文件。工程工作區(qū)：當(dāng)QuartusⅡ?qū)崿F(xiàn)不同的功能時(shí)，此區(qū)域?qū)⒋蜷_對(duì)應(yīng)的操作窗口，顯示不同的內(nèi)容，進(jìn)行不同的操作，如器件設(shè)置、定時(shí)約束設(shè)置、編譯報(bào)告等均顯示在此窗口中。編譯狀態(tài)顯示窗口：此窗口主要顯示模塊綜合、布局布線過程及時(shí)間。信息顯示窗口：該窗口主要顯示模塊綜合、布局布線過程中的信息，如編譯中出現(xiàn)的警告、錯(cuò)誤等，同時(shí)給出警告和錯(cuò)誤的具體原因。1QuartusⅡ

用戶界面2023/7/2432基于QuartusⅡ的FPGA工程概述FPGA工程開發(fā)主要流程下載仿真時(shí)序分析適配綜合設(shè)計(jì)輸入約束表2.1FPGA開發(fā)流程2023/7/2443設(shè)計(jì)的輸入主要內(nèi)容：創(chuàng)建工程圖形輸入文本輸入NOTES2023/7/245可通過創(chuàng)建工程向?qū)?chuàng)建一個(gè)的工程。3.1設(shè)計(jì)的輸入—?jiǎng)?chuàng)建工程圖3.1設(shè)置工程文件夾及工程名圖3.2添加已存在文件（可選）工程是設(shè)計(jì)文件的組織形式，是一次設(shè)計(jì)過程的實(shí)體單位。2023/7/246圖3.3選擇器件圖3.4

設(shè)定第三方工具圖3.5顯示設(shè)置信息圖3.6工程建立完成3.1設(shè)計(jì)的輸入-創(chuàng)建工程2023/7/2473.1設(shè)計(jì)的輸入-圖形輸入

原理圖輸入法也稱為圖形編輯輸入法，用QuartusⅡ原理圖輸入設(shè)計(jì)法進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)時(shí)，不需要任何硬件描述語(yǔ)言的知識(shí)，在具有數(shù)字邏輯電路基本知識(shí)的基礎(chǔ)上，利用QuartusⅡ軟件提供的EDA平臺(tái)設(shè)計(jì)數(shù)字電路或系統(tǒng)。圖形輸入的簡(jiǎn)要步驟如下：1.選擇【File】--【New】選項(xiàng)，打開新建文件類型選擇窗口

2.選擇BlockDiagram/SchematicFile打開圖形編輯輸入窗口（下頁(yè)）圖3.7新建圖形輸入文件2023/7/2483.1設(shè)計(jì)的輸入-圖形輸入圖3.8圖形編輯器界面2023/7/2493.在圖形編輯窗口中任一個(gè)位置雙擊鼠標(biāo)，或點(diǎn)擊圖中的“符號(hào)工具”按鈕，或選擇

菜單Edit下的InsertSymbol命令，彈出下圖所示的元件選擇窗口：3.1設(shè)計(jì)的輸入-圖形輸入圖3.9Symbol對(duì)話框2023/7/24103.1設(shè)計(jì)的輸入-圖形輸入4.通過選取元件，便可在工作區(qū)中完成電路的設(shè)計(jì)輸入。圖3.10圖形方式完成電路的設(shè)計(jì)輸入2023/7/24113.3設(shè)計(jì)的輸入-文本輸入QuartusⅡ自帶文本編輯器，用于程序設(shè)計(jì)輸入。與圖形輸入類似，選擇VerilogHDLFile輸入方式，即可打開文本編輯器；如右圖所示，在編輯器中完成程序代碼的編寫。圖3.11新建文本輸入文件圖3.12完成代碼輸入2023/7/24123.3設(shè)計(jì)的輸入-NOTESPFGA開發(fā)流程中的設(shè)計(jì)輸入、綜合以及仿真步驟也可在第三方工具軟件中完成。此時(shí)QuartusⅡ軟件將第三方工具的輸出作為輸入文件，繼續(xù)進(jìn)行后續(xù)流程。在設(shè)計(jì)輸入完成后，可以通過選擇菜單【Processing】-【Start】-【StartAnalysis&Elaboration】選項(xiàng)，對(duì)輸入進(jìn)行分析，如果存在錯(cuò)誤，信息窗口將出現(xiàn)錯(cuò)誤信息；分析完成后，可通過菜單【Tools】-【Netlistviewer】-【RTLViewer】查看設(shè)計(jì)對(duì)應(yīng)的寄存器傳輸級(jí)視圖。圖3.13RTL視圖2023/7/2413綜合（Synthesis）：綜合過程完成對(duì)設(shè)計(jì)文件進(jìn)行分析，生成門級(jí)網(wǎng)表文件。在QuartusⅡ中完成設(shè)計(jì)的輸入后選擇【Processing】-【Start】-【StartAnalysis&Synthesis】可以啟動(dòng)綜合過程。綜合過程的輸入可以是設(shè)計(jì)源文件(.v/.vhd/.tdf/.bdfetc.)，也可以是第三方綜合工具的輸出文件，如Synplify綜合工具輸出的綜合結(jié)果.edf/.vqm文件。綜合后形成工程數(shù)據(jù)庫(kù)文件，用于后續(xù)的布局布線流程。門級(jí)是RTL級(jí)的更進(jìn)一步，設(shè)計(jì)此時(shí)已轉(zhuǎn)變以基本邏輯門單位的邏輯網(wǎng)表。綜合設(shè)計(jì)流程圖的如圖4.1所示：4綜合2023/7/24144綜合圖4.1綜合設(shè)計(jì)流程2023/7/24155適配（Fitter）適配過程執(zhí)行布局布線功能。Fitter使用由Analysis&Synthesis建立的數(shù)據(jù)庫(kù)，將工程的邏輯和時(shí)序要求與器件的可用資源相匹配。它將每個(gè)邏輯功能分配給最佳邏輯單元位置，進(jìn)行布線和時(shí)序分析，并選定相應(yīng)的互連路徑和引腳分配。適配完成后，通過NetlistWriter生成的標(biāo)準(zhǔn)網(wǎng)表文件(.vo)以及標(biāo)準(zhǔn)延時(shí)(.sdo)文件，用于對(duì)設(shè)計(jì)進(jìn)行時(shí)序仿真（后仿真）。圖5.1布局布線設(shè)計(jì)流程2023/7/24166約束建立工程和設(shè)計(jì)之后，可以使用QuartusII軟件Assignment菜單中的Settings對(duì)話框、AssignmentEditor、PinPlanner、DesignPartitions窗口和TimingClosure布局圖指定初始設(shè)計(jì)約束條件，例如，引腳分配、器件選項(xiàng)、邏輯選項(xiàng)和時(shí)序約束條件。約束將對(duì)后序的綜合與適配過程產(chǎn)生控制與影響。圖6.1約束和分配輸入流程圖2023/7/2417使用【Assignments】菜單下的Settings對(duì)話框，可以設(shè)置一般工程范圍的選項(xiàng)以及綜合、適配、仿真和時(shí)序分析選項(xiàng)。如：修改工程設(shè)置：為工程和修訂信息指定和查看當(dāng)前頂層實(shí)體；從工程中添加和刪除文件；指定自定義的用戶庫(kù)；為封裝、引腳數(shù)量和速度等級(jí)指定器件選項(xiàng)；指定移植器件。指定EDA工具設(shè)置:為設(shè)計(jì)輸入、綜合、仿真、時(shí)序分析、物理綜合以及相關(guān)工具選項(xiàng)指定EDA工具。指定編譯過程選項(xiàng)：智能編譯選項(xiàng)，在編譯過程中保留節(jié)點(diǎn)名稱，運(yùn)行Assembler，以及漸進(jìn)式編譯或綜合，并且保存節(jié)點(diǎn)級(jí)的網(wǎng)表，導(dǎo)出版本兼容數(shù)據(jù)庫(kù)，顯示實(shí)體名稱，使能或者禁止OpenCore?Plus評(píng)估功能，還為生成早期時(shí)序估算提供選項(xiàng)。指定時(shí)序分析設(shè)置：為工程設(shè)置默認(rèn)頻率，定義各時(shí)鐘的設(shè)置，延時(shí)要求和路徑排除選項(xiàng)以及時(shí)序分析報(bào)告選項(xiàng)。指定PowerPlayPowerAnalyzer設(shè)置:輸入文件類型、輸出文件類型和默認(rèn)觸發(fā)速率，以及結(jié)溫、散熱方案要求、器件特性等工作條件。后續(xù)6.1.1，6.1.2以及第七章中的設(shè)置。6.1約束–Settings對(duì)話框2023/7/24186.1.1約束–Settings對(duì)話框-Analysis&Synthesis設(shè)置選擇菜單【Assignments】-【Settings】對(duì)話框Category中的Analysis&Synthesissettings選項(xiàng)，則可進(jìn)行用于Analysis&Synthesis、HDL輸入、默認(rèn)設(shè)參數(shù)和綜合網(wǎng)表優(yōu)化選項(xiàng)工程范圍內(nèi)的設(shè)置。圖6.2設(shè)置綜合約束2023/7/24196.1.2約束–Settings對(duì)話框–Fitter設(shè)置選擇菜單【Assignments】-【Settings】對(duì)話框Category中的FitterSettings選項(xiàng)，則可進(jìn)行時(shí)序驅(qū)動(dòng)編譯選項(xiàng)、Fitter等級(jí)、工程范圍的Fitter邏輯選項(xiàng)分配，以及物理綜合網(wǎng)表優(yōu)化等設(shè)置。圖6.3設(shè)置適配約束2023/7/24206.2約束–分配編輯器AssignmentEditor界面用于在QuartusII軟件中建立、編輯節(jié)點(diǎn)和實(shí)體級(jí)別分配。分配用于在設(shè)計(jì)中為邏輯指定各種選項(xiàng)和設(shè)置，包括位置、I/O標(biāo)準(zhǔn)、時(shí)序、邏輯選項(xiàng)、參數(shù)、仿真和引腳分配。圖6.4分配編輯器2023/7/24216.3約束–引腳分配引腳分配可以在AssignEditer中進(jìn)行，也可在【Assignments】-【PinPlanner】中實(shí)現(xiàn)，如圖：圖6.5PinPlanner2023/7/24227時(shí)序分析QuartusⅡ時(shí)序分析器(TimingAnalyser)允許用戶分析設(shè)計(jì)中所有邏輯的性能，并協(xié)助引導(dǎo)適配器滿足設(shè)計(jì)中的時(shí)序要求。QuartusⅡ軟件執(zhí)行全編譯過程中，時(shí)序分析器自動(dòng)運(yùn)行，并在編譯報(bào)告中給出時(shí)序分析結(jié)果，如建立時(shí)間(tsu)，保持時(shí)間(th)，時(shí)鐘到輸出延時(shí)(tco)，引腳到引腳延時(shí)(tpd)，最大時(shí)鐘頻率(fmax)以及設(shè)計(jì)中的其它時(shí)序特性。選擇【Assignments】-【TimingAnalysisSettings】命令，彈出Settings對(duì)話框的TimingRequirements&Opinions頁(yè)，如圖7.1所示，在對(duì)話框中，可以對(duì)邏輯的靜態(tài)時(shí)序要求做出設(shè)定。選擇菜單【Processing】-【Start】-【StartTimingAnalyzer】可以單獨(dú)啟動(dòng)靜態(tài)時(shí)序分析進(jìn)程，這一步驟默認(rèn)包括在全編譯進(jìn)程中。在編譯結(jié)束后，通過編譯報(bào)告(CompilationReport)中的TimingAnalyzer項(xiàng)可以查看設(shè)計(jì)中的時(shí)序是否滿足要求，如圖7.2所示。2023/7/2423圖7.1時(shí)序設(shè)置頁(yè)7時(shí)序分析2023/7/24247時(shí)序分析圖7.2查看時(shí)序分析結(jié)果2023/7/2425目前常用的仿真工具是Modelsim，QuartusⅡ軟件可以在Settings窗口中設(shè)置仿真工具，并在設(shè)計(jì)過程中生成仿真所需的文件。根據(jù)仿真邏輯意義的不同，仿真可分為三類：1).RTL級(jí)仿真；

2).功能仿真；

3).時(shí)序仿真；RTL級(jí)仿真：也稱作行為仿真，是對(duì)設(shè)計(jì)實(shí)體在寄存器傳輸層面上進(jìn)行仿真，這種仿真可以在綜合過程之前進(jìn)行，因此不需要庫(kù)的支持，仿真器只需要對(duì)源設(shè)計(jì)文件進(jìn)行分析編譯即可建立仿真模型。功能仿真：在編譯進(jìn)程對(duì)設(shè)計(jì)進(jìn)行綜合與適配后，通過NetlistWriter生成標(biāo)準(zhǔn)網(wǎng)表文件(.vo后綴)以及標(biāo)準(zhǔn)延時(shí)文件(.sdo后綴)，功能仿真需要綜合后的標(biāo)準(zhǔn)網(wǎng)標(biāo)文件作為輸入，同時(shí)需要庫(kù)的支持，進(jìn)行仿真，這種仿真沒有考慮器件的延時(shí)和布線的延時(shí)，而是從邏輯功能上對(duì)設(shè)計(jì)進(jìn)行驗(yàn)證。時(shí)序仿真：與功能仿真相比，時(shí)序仿真加入了適配后的標(biāo)準(zhǔn)延時(shí)文件，對(duì)器件和布線的延時(shí)進(jìn)行了模擬，因此是一種最接近實(shí)際情況的仿真。仿真流程圖如圖8.1所示。8仿真2023/7/24268仿真圖8.1仿真流程圖2023/7/24279編程下載對(duì)設(shè)計(jì)進(jìn)行驗(yàn)證后，即可對(duì)目標(biāo)器件進(jìn)行編程和配置，下載設(shè)計(jì)文件到硬件中進(jìn)行硬件驗(yàn)證。QuartusⅡ編程器Programmer最常用的編程模式是JTAG模式和主動(dòng)串行編程模式AS。JTAG模式主要用在調(diào)試階段，主動(dòng)串行編程模式用于板級(jí)調(diào)試無誤后將用戶程序固化在串行配置芯片EPCS中。

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JTAG編程下載模式步驟：選擇QuartusⅡ主窗口的Tools菜單下的Programmer命令或點(diǎn)擊圖標(biāo)，進(jìn)入器件編程和配置對(duì)話框。如果此對(duì)話框中的HardwareSetup后為“NoHardware”，則需要選擇編程的硬件。點(diǎn)擊HardwareSetup，進(jìn)入HardwareSetup對(duì)話框，下頁(yè)圖所示，在此添加硬件設(shè)備。配置編程硬件后，選擇下載模式，在Mode中指定的編程模式為JTAG模式；確定編程模式后，單擊添加相應(yīng)的counter.sof編程文件，選中counter.sof文件后的Program/Configure選項(xiàng)，然后點(diǎn)擊圖標(biāo)下載設(shè)計(jì)文件到器件中，Process進(jìn)度條中顯示編程進(jìn)度，編程下載完成后就可以進(jìn)行目標(biāo)芯片的硬件驗(yàn)證了。界面如圖9.1所示9.1JTAG方式下載2023/7/24299.1JTAG方式下載圖9.1編程下載對(duì)話框2023/7/2430AS主動(dòng)串行編程模式下載步驟：選擇QuartusⅡ主窗口Assignments菜Device命令，進(jìn)入Settings對(duì)話框的Device頁(yè)面進(jìn)行設(shè)置，如圖9.2所示。選擇QuartusⅡ主窗口的Tools菜單下的Programmer命令或點(diǎn)擊圖標(biāo)，進(jìn)入器件編程和配置對(duì)話框，添加硬件，選擇編程模式為ActiveSerialProgram；單擊添加相應(yīng)的counter.pof編程文件，選中文件后的Program/Configure、Verify和BlankCheck項(xiàng)，單擊圖標(biāo)下載設(shè)計(jì)文件到器件中，Process進(jìn)度條中顯示編程進(jìn)度。下載完成后程序固化在EPCS中，開發(fā)板上電后EPCS將自動(dòng)完成對(duì)目標(biāo)芯片的配置，無須再?gòu)挠?jì)算機(jī)上下載程序。9.2AS方式下載2023/7/24319.2AS方式下載圖9.2AS下載模式2