FPGA設計概述-課件

CHAPTERFPGA設計概述1ppt課件提要1.可編程邏輯器件概述2.可編程邏輯器件的結構及原理3.FPGA特點4.FPGA設計語言5.FPGA設計流程6.FPGA廠商及開發(fā)環(huán)境7.ISE集成開發(fā)環(huán)境8.ISE集成開發(fā)環(huán)境實例演示2ppt課件1.1可編程邏輯器件概述

可編程邏輯器件(ProgrammableLogicDevice簡稱PLD）是20世紀70年代發(fā)展起來的一種新型邏輯器件，是目前數(shù)字系統(tǒng)設計的主要硬件基礎?，F(xiàn)場可編程邏輯陣列FPLA(FieldProgrammableLogicArray）可編程陣列邏輯PAL(ProgrammableArrayLogic)通用陣列邏輯GAL(GenericArrayLogic)可擦除的可編程邏輯器件EPLD(ErasableProgrammableLogicDevice）復雜可編程邏輯器件CPLD（ComplexProgrammableLogicDevice）現(xiàn)場可編程門陣列FPGA（FieldProgrammableGateArray）3ppt課件可編程邏輯器件概述

–分類(1)

熔絲或反熔絲編程器件－－Actel的FPGA器件體積小，集成度高，速度高，易加密，抗干擾，耐高溫只能一次編程，在設計初期階段不靈活SRAM－－大多數(shù)公司的FPGA器件可反復編程，實現(xiàn)系統(tǒng)功能的動態(tài)重構每次上電需重新下載，實際應用時需外掛EEPROM用于保存程序EEPROM－－大多數(shù)CPLD器件可反復編程不用每次上電重新下載，但相對速度慢，功耗較大4ppt課件

可編程邏輯器件概述

–分類(2)

低密度PROM,EPROM,EEPROM,PAL,PLA,GAL只能完成較小規(guī)模的邏輯電路高密度，已經(jīng)有超過400萬門的器件EPLD,CPLD,FPGA可用于設計大規(guī)模的數(shù)字系統(tǒng)集成度高，甚至可以做到SOC（SystemOnaChip）5ppt課件CPLD與FPGA的區(qū)別CPLDFPGA內部結構Product－termLook－upTable程序存儲內部EEPROMSRAM，外掛EEPROM資源類型組合電路資源豐富觸發(fā)器資源豐富集成度低高使用場合完成控制邏輯能完成比較復雜的算法速度慢快其他資源－EAB，鎖相環(huán)保密性可加密一般不能保密6ppt課件1.2

可編程邏輯器件結構原理7ppt課件1.2可編程邏輯器件結構原理8ppt課件1.2可編程邏輯器件結構原理乘積項與門9ppt課件1.2

可編程邏輯器件結構原理10ppt課件1.2

可編程邏輯器件結構原理－PROM結構與陣列固定，或陣列可編程；實現(xiàn)以“積之和”形式表示的各種組合邏輯編程連接點固定連接點11ppt課件1.2

可編程邏輯器件結構原理－PLA結構與陣列或陣列均可編程；PLA的內部結構在簡單PLD中有最高的靈活性12ppt課件1.2

可編程邏輯器件結構原理－PAL結構與陣列可編程，或陣列固定；與陣列可編程使輸入項增多，或陣列固定使器件簡化。或陣列固定明顯影響了器件編程的靈活性13ppt課件1.2

可編程邏輯器件結構原理－GAL結構用可編程的輸出邏輯宏單元（OLMC）代替固定的或陣列，可以實現(xiàn)時序電路；OLMC14ppt課件1.2

可編程邏輯器件結構原理－GAL結構（OLMC）輸出使能選擇輸出選擇或門控制選擇組成：－異或門：控制輸出信號的極性－D觸發(fā)器：適合設計時序電路－4個多路選擇器15ppt課件1.2

可編程邏輯器件結構原理－CPLD\FPGA的結構基于乘積項：

Altera的MAX7000，MAX3000系列, Xilinx的XC9500系列

Lattice,Cypress的大部分產(chǎn)品基于查找表： Altera的FLEX,ACEX,APEX系列, Xilinx的Spartan,Virtex系列。

16ppt課件可編程邏輯陣列模塊LAB，包含多個宏單元可編程I/O單元可編程連線PIA基于乘積項的CPLD內部結構17ppt課件LAB中的宏單元結構乘積項邏輯陣列乘積項選擇矩陣可編程觸發(fā)器18ppt課件基于查找表的FPGA內部結構C可編程邏輯模塊(CLB）,含多個邏輯單元可編程輸入輸出模塊（IOB）可編程內部連線（PIC）19ppt課件基于查找表（LUT)的FPGA的結構

xilinxSpartan-II的內部結構20ppt課件CLB中邏輯單元內部結構21ppt課件查找表LUT原理22ppt課件1.3FPGA特點邏輯器件：用來實現(xiàn)某種特定邏輯功能的電子器件，最簡單的邏輯器件是與、或、非門（74LS00，74LS04等），在此基礎上可實現(xiàn)復雜的時序和組合邏輯功能?？删幊踢壿嬈骷浩骷墓δ懿皇枪潭ú蛔兊模强筛鶕?jù)用戶的需要而進行改變，即由編程的方法來確定器件的邏輯功能。配置數(shù)據(jù)可以存放在片外的EPROM或其它存儲體上，可現(xiàn)場修改器件的邏輯功能。電路集成度高用硬件描述語言（HardwareDescriptionLanguage）代替?zhèn)鹘y(tǒng)的數(shù)字電路設計方法來設計數(shù)字系統(tǒng)。23ppt課件3FPGA特點

24ppt課件1.4FPGA設計語言HDL語言是一種硬件描述語言，最終目的是生成實際數(shù)字邏輯電路，完成一個從抽象化的代碼到形象化的電路的轉變。

電路設計大規(guī)模和高復雜度發(fā)展的趨勢，傳統(tǒng)的用原理圖設計電路的方法無法勝任，如何使如此復雜的芯片變得易于人腦的理解呢？用一種高級語言來表達其功能性而隱藏具體實現(xiàn)的細節(jié)是很必要的，工程人員將不得不使用HDL語言進行設計，而把具體實現(xiàn)留給邏輯綜合工具去完成。VerilogHDLVHDL

OO-VHDLDE-VHDL

－硬件描述語言HDL（HardwareDescriptionLanguage）25ppt課件1.4FPGA設計語言－HDL語言特點HDL語言既包含一些高層程序設計語言的結構形式同時也兼顧描述硬件線路連接的具體結構；

通過使用結構級或行為級描述可以在不同的抽象層次描述設計。

語言采用自頂向下的數(shù)字電路設計方法，主要包括三個領域五個抽象層次如表所示26ppt課件1.4FPGA設計語言－HDL語言特點HDL語言是并發(fā)的，即具有在同一時刻執(zhí)行多任務的能力。一般編程語言是非并行的但在實際硬件中許多操作都是在同一時刻發(fā)生的，所以HDL語言具有并發(fā)的特征；HDL語言有時序的概念，一般編程語言是沒有時序概念的，但在硬件電路中從輸入到輸出總是有延遲存在的，為描述這些特征，HDL語言需要建立時序的概念。因此，使用HDL除了可以描述硬件電路的功能外還可以描述其時序要求；27ppt課件1.4FPGA設計語言由于VerilogHDL早在1983年就已推出至今已有十三年的歷史，因而擁有廣泛的設計群體，成熟的資源比VHDL豐富。

目前版本的VerilogHDL和VHDL在行為級抽象建模的覆蓋范圍方面也有所不同，一般認為VHDL在系統(tǒng)抽象方面比VerilogHDL強一些，VerilogHDL較為適合算法級、寄存器傳輸級、邏輯級、門級等的設計，而VHDL更為適合大型的系統(tǒng)級設計。－VerilogHDL與VHDL比較28ppt課件1.4FPGA設計語言－Verilogalways@(posedgeclkornegedgerst)begin

if(~rst)D_out<=0;

elseD_out<=D_in;endassignD_in=(sel)?A:B;29ppt課件1.4FPGA設計語言－VHDLWith

sel

selectDin<=A

when‘1’,

B

whenothers;process

(clk，rst)

begin

if

rst=‘0’thenD_out<=0;

else

D_out<=D_in;

endif;endprocess;30ppt課件1.4FPGA設計語言頂層模塊子模塊A子模塊B子模塊C模塊化的邏輯電路I/O31ppt課件32ppt課件/狀態(tài)圖1.5FPGA設計的一般流程實現(xiàn)33ppt課件1.5.1設計準備方案論證，器件選擇

根據(jù)系統(tǒng)的功能和復雜度，對工作速度和器件本身的資源、成本及連線的可布性等方面進行權衡，選擇合適的設計方案和合適的器件類型。34ppt課件1.5.2設計輸入原理圖輸入HDL（硬件描述語言）輸入狀態(tài)圖輸入波形輸入35ppt課件(1)原理圖輸入方式原理圖輸入方式是一種最直接的設計描述方式，要設計什么，就從軟件系統(tǒng)提供的元件庫中調出來，畫出原理圖。優(yōu)點是容易實現(xiàn)仿真，便于信號的觀察和電路的調整；缺點是效率低，特別是產(chǎn)品有所改動，需要選用另外一個公司的PLD器件時，就需要重新輸入原理圖36ppt課件(2)HDL輸入方式硬件描述語言是用文本方式描述設計（普通硬件描述語言和行為描述語言）。普通硬件描述語言有ABEL、CUR和LFM等，它們支持邏輯方程、真值表、狀態(tài)機等邏輯表達方式，主要用于簡單PLD的設計輸入。行為描述語言是目前常用的高層硬件描述語言，主要有VHDL和VerilogHDL兩個IEEE標準。語言與工藝的無關性，可以使設計人員在系統(tǒng)設計、邏輯驗證階段便確立方案的可行性；語言的公開可利用性，便于實現(xiàn)大規(guī)模系統(tǒng)的設計；具有很強的邏輯描述和仿真功能，而且輸入效率高，在不同的設計輸入庫之間的轉換非常方便，用不著對底層的電路和PLD結構的熟悉。37ppt課件(3)波形輸入方式波形輸入方式主要是用來建立和編輯波形設計文件，用于輸入仿真向量和功能測試向量。波形設計輸入適用于時序邏輯和有重復性的邏輯函數(shù)。38ppt課件1.5.3功能仿真驗證邏輯功能的正確性，不加入任何硬件延時信息。仿真前，要先利用波形編輯器和硬件描述語言等建立波形文件和測試向量仿真結果將會生成報告文件和輸出信號波形，從中便可以觀察到各個節(jié)點的信號變化。如果發(fā)現(xiàn)錯誤，則返回設計輸入中修改邏輯設計。39ppt課件功能仿真：驗證邏輯功能的正確性，不加入任何硬件延時等信息。測試波形被測電路檢查輸出輸入信號輸出波形40ppt課件1.5.4設計實現(xiàn)設計處理是器件設計中的核心環(huán)節(jié)。在設計處理過程中，編譯軟件將對設計輸入文件進行規(guī)則檢查、邏輯優(yōu)化綜合、適配和分割(映射)、布局布線等，最后產(chǎn)生編程用的編程文件。41ppt課件(1)邏輯優(yōu)化和綜合化簡所有的邏輯方程或用戶自建的宏，使設計所占用的資源最少。綜合的目的是將多個模塊化設計文件合并為一個網(wǎng)表文件，并使層次設計平面化。42ppt課件綜合：將抽象的HDL代碼轉換成具體的邏輯電路原理圖。With

sel

selectDin<=A

when‘1’,

B

whenothers;process

(clk，rst)

begin

if

rst=‘0’thenD_out<=0;

else

D_out<=D_in;

endif;endprocess;43ppt課件(2)適配和分割（映射）確立優(yōu)化以后的邏輯能否與器件中的宏單元和I/O用單元適配，然后將設計分割為多個便于識別的邏輯小塊形式映射到器件相應的宏單元中。44ppt課件映射：將電路邏輯圖轉換成用切片表示的FPGA內部的實際電路圖。45ppt課件布局布線：以最優(yōu)的方式對邏輯元件布局，并準確地實現(xiàn)元件間的互連。布線以后軟件自動生成報告，提供有關設計中各部分資源的使用情況等信息。(3)布局布線46ppt課件

布局布線后仿真（時序）：所驗證的是在原來邏輯電路基礎上加入硬件實際信息后，電路功能上的正確性。這是最符合實際情況的仿真。

如仿真無誤，則可下載設計結果到實際的FPGA芯片中。功能仿真布局布線后仿真1.5.5時序仿真47ppt課件1.5.6器件編程時序仿真完成后，產(chǎn)生位流數(shù)據(jù)文件（BitstreamGeneration），然后將該文件通過下載器下載配置到可編程器件中去。48ppt課件1.5.6器件編程XilinxFPGA的配置方式49ppt課件50ppt課件1.6FPGA廠商及開發(fā)環(huán)境九十年代以后發(fā)展很快，是最大可編程邏輯器件供應商之一。主要產(chǎn)品有：MAX3000/7000,FELX6K/10K,APEX20K，ACEX1K，Stratix等。FPGA的發(fā)明者，老牌PLD公司，是最大可編程邏輯器件供應商之一。產(chǎn)品種類較全，主要有：XC9500/4000，Coolrunner(XPLA3)，Spartan,Virtex。Lattice是ISP技術的發(fā)明者,ISP技術極大的促進了PLD產(chǎn)品的發(fā)展，與ALTERA和XILINX相比，其開發(fā)工具比ALTERA和XILINX略遜一籌。51ppt課件1.6FPGA廠商及開發(fā)環(huán)境反熔絲（一次性燒寫）PLD的領導者，由于反熔絲PLD抗輻射，耐高低溫，功耗低，速度快，所以在軍品和宇航級上有較大優(yōu)勢。FPGA/PLD不是Cypress的最主要業(yè)務，但有一定的用戶群。專業(yè)FPGA/PLD公司，以一次性反熔絲工藝為主，在中國地區(qū)銷售量不大。主要特點是有不少用于通訊領域的專用IP核,但FPGA/PLD不是Lucent的主要業(yè)務，在中國地區(qū)使用的人很少。52ppt課件1.6FPGA